9c18da64daa920c09f037d745bd9ac9390ae55aa
[muen/linux.git] / arch / x86 / include / asm / processor.h
1 /* SPDX-License-Identifier: GPL-2.0 */
2 #ifndef _ASM_X86_PROCESSOR_H
3 #define _ASM_X86_PROCESSOR_H
4
5 #include <asm/processor-flags.h>
6
7 /* Forward declaration, a strange C thing */
8 struct task_struct;
9 struct mm_struct;
10 struct vm86;
11
12 #include <asm/math_emu.h>
13 #include <asm/segment.h>
14 #include <asm/types.h>
15 #include <uapi/asm/sigcontext.h>
16 #include <asm/current.h>
17 #include <asm/cpufeatures.h>
18 #include <asm/page.h>
19 #include <asm/pgtable_types.h>
20 #include <asm/percpu.h>
21 #include <asm/msr.h>
22 #include <asm/desc_defs.h>
23 #include <asm/nops.h>
24 #include <asm/special_insns.h>
25 #include <asm/fpu/types.h>
26 #include <asm/unwind_hints.h>
27
28 #include <linux/personality.h>
29 #include <linux/cache.h>
30 #include <linux/threads.h>
31 #include <linux/math64.h>
32 #include <linux/err.h>
33 #include <linux/irqflags.h>
34 #include <linux/mem_encrypt.h>
35
36 /*
37  * We handle most unaligned accesses in hardware.  On the other hand
38  * unaligned DMA can be quite expensive on some Nehalem processors.
39  *
40  * Based on this we disable the IP header alignment in network drivers.
41  */
42 #define NET_IP_ALIGN    0
43
44 #define HBP_NUM 4
45 /*
46  * Default implementation of macro that returns current
47  * instruction pointer ("program counter").
48  */
49 static inline void *current_text_addr(void)
50 {
51         void *pc;
52
53         asm volatile("mov $1f, %0; 1:":"=r" (pc));
54
55         return pc;
56 }
57
58 /*
59  * These alignment constraints are for performance in the vSMP case,
60  * but in the task_struct case we must also meet hardware imposed
61  * alignment requirements of the FPU state:
62  */
63 #ifdef CONFIG_X86_VSMP
64 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
65 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
66 #else
67 # define ARCH_MIN_TASKALIGN             __alignof__(union fpregs_state)
68 # define ARCH_MIN_MMSTRUCT_ALIGN        0
69 #endif
70
71 enum tlb_infos {
72         ENTRIES,
73         NR_INFO
74 };
75
76 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
77 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
78 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
79 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
80 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
81 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
82 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
83
84 /*
85  *  CPU type and hardware bug flags. Kept separately for each CPU.
86  *  Members of this structure are referenced in head_32.S, so think twice
87  *  before touching them. [mj]
88  */
89
90 struct cpuinfo_x86 {
91         __u8                    x86;            /* CPU family */
92         __u8                    x86_vendor;     /* CPU vendor */
93         __u8                    x86_model;
94         __u8                    x86_mask;
95 #ifdef CONFIG_X86_64
96         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
97         int                     x86_tlbsize;
98 #endif
99         __u8                    x86_virt_bits;
100         __u8                    x86_phys_bits;
101         /* CPUID returned core id bits: */
102         __u8                    x86_coreid_bits;
103         __u8                    cu_id;
104         /* Max extended CPUID function supported: */
105         __u32                   extended_cpuid_level;
106         /* Maximum supported CPUID level, -1=no CPUID: */
107         int                     cpuid_level;
108         __u32                   x86_capability[NCAPINTS + NBUGINTS];
109         char                    x86_vendor_id[16];
110         char                    x86_model_id[64];
111         /* in KB - valid for CPUS which support this call: */
112         int                     x86_cache_size;
113         int                     x86_cache_alignment;    /* In bytes */
114         /* Cache QoS architectural values: */
115         int                     x86_cache_max_rmid;     /* max index */
116         int                     x86_cache_occ_scale;    /* scale to bytes */
117         int                     x86_power;
118         unsigned long           loops_per_jiffy;
119         /* cpuid returned max cores value: */
120         u16                      x86_max_cores;
121         u16                     apicid;
122         u16                     initial_apicid;
123         u16                     x86_clflush_size;
124         /* number of cores as seen by the OS: */
125         u16                     booted_cores;
126         /* Physical processor id: */
127         u16                     phys_proc_id;
128         /* Logical processor id: */
129         u16                     logical_proc_id;
130         /* Core id: */
131         u16                     cpu_core_id;
132         /* Index into per_cpu list: */
133         u16                     cpu_index;
134         u32                     microcode;
135 } __randomize_layout;
136
137 struct cpuid_regs {
138         u32 eax, ebx, ecx, edx;
139 };
140
141 enum cpuid_regs_idx {
142         CPUID_EAX = 0,
143         CPUID_EBX,
144         CPUID_ECX,
145         CPUID_EDX,
146 };
147
148 #define X86_VENDOR_INTEL        0
149 #define X86_VENDOR_CYRIX        1
150 #define X86_VENDOR_AMD          2
151 #define X86_VENDOR_UMC          3
152 #define X86_VENDOR_CENTAUR      5
153 #define X86_VENDOR_TRANSMETA    7
154 #define X86_VENDOR_NSC          8
155 #define X86_VENDOR_NUM          9
156
157 #define X86_VENDOR_UNKNOWN      0xff
158
159 /*
160  * capabilities of CPUs
161  */
162 extern struct cpuinfo_x86       boot_cpu_data;
163 extern struct cpuinfo_x86       new_cpu_data;
164
165 extern struct x86_hw_tss        doublefault_tss;
166 extern __u32                    cpu_caps_cleared[NCAPINTS + NBUGINTS];
167 extern __u32                    cpu_caps_set[NCAPINTS + NBUGINTS];
168
169 #ifdef CONFIG_SMP
170 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
171 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
172 #else
173 #define cpu_info                boot_cpu_data
174 #define cpu_data(cpu)           boot_cpu_data
175 #endif
176
177 extern const struct seq_operations cpuinfo_op;
178
179 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
180
181 extern void cpu_detect(struct cpuinfo_x86 *c);
182
183 extern void early_cpu_init(void);
184 extern void identify_boot_cpu(void);
185 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
186 extern void print_cpu_info(struct cpuinfo_x86 *);
187 void print_cpu_msr(struct cpuinfo_x86 *);
188 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
189 extern u32 get_scattered_cpuid_leaf(unsigned int level,
190                                     unsigned int sub_leaf,
191                                     enum cpuid_regs_idx reg);
192 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
193 extern void init_amd_cacheinfo(struct cpuinfo_x86 *c);
194
195 extern void detect_extended_topology(struct cpuinfo_x86 *c);
196 extern void detect_ht(struct cpuinfo_x86 *c);
197
198 #ifdef CONFIG_X86_32
199 extern int have_cpuid_p(void);
200 #else
201 static inline int have_cpuid_p(void)
202 {
203         return 1;
204 }
205 #endif
206 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
207                                 unsigned int *ecx, unsigned int *edx)
208 {
209         /* ecx is often an input as well as an output. */
210         asm volatile("cpuid"
211             : "=a" (*eax),
212               "=b" (*ebx),
213               "=c" (*ecx),
214               "=d" (*edx)
215             : "0" (*eax), "2" (*ecx)
216             : "memory");
217 }
218
219 #define native_cpuid_reg(reg)                                   \
220 static inline unsigned int native_cpuid_##reg(unsigned int op)  \
221 {                                                               \
222         unsigned int eax = op, ebx, ecx = 0, edx;               \
223                                                                 \
224         native_cpuid(&eax, &ebx, &ecx, &edx);                   \
225                                                                 \
226         return reg;                                             \
227 }
228
229 /*
230  * Native CPUID functions returning a single datum.
231  */
232 native_cpuid_reg(eax)
233 native_cpuid_reg(ebx)
234 native_cpuid_reg(ecx)
235 native_cpuid_reg(edx)
236
237 /*
238  * Friendlier CR3 helpers.
239  */
240 static inline unsigned long read_cr3_pa(void)
241 {
242         return __read_cr3() & CR3_ADDR_MASK;
243 }
244
245 static inline unsigned long native_read_cr3_pa(void)
246 {
247         return __native_read_cr3() & CR3_ADDR_MASK;
248 }
249
250 static inline void load_cr3(pgd_t *pgdir)
251 {
252         write_cr3(__sme_pa(pgdir));
253 }
254
255 /*
256  * Note that while the legacy 'TSS' name comes from 'Task State Segment',
257  * on modern x86 CPUs the TSS also holds information important to 64-bit mode,
258  * unrelated to the task-switch mechanism:
259  */
260 #ifdef CONFIG_X86_32
261 /* This is the TSS defined by the hardware. */
262 struct x86_hw_tss {
263         unsigned short          back_link, __blh;
264         unsigned long           sp0;
265         unsigned short          ss0, __ss0h;
266         unsigned long           sp1;
267
268         /*
269          * We don't use ring 1, so ss1 is a convenient scratch space in
270          * the same cacheline as sp0.  We use ss1 to cache the value in
271          * MSR_IA32_SYSENTER_CS.  When we context switch
272          * MSR_IA32_SYSENTER_CS, we first check if the new value being
273          * written matches ss1, and, if it's not, then we wrmsr the new
274          * value and update ss1.
275          *
276          * The only reason we context switch MSR_IA32_SYSENTER_CS is
277          * that we set it to zero in vm86 tasks to avoid corrupting the
278          * stack if we were to go through the sysenter path from vm86
279          * mode.
280          */
281         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
282
283         unsigned short          __ss1h;
284         unsigned long           sp2;
285         unsigned short          ss2, __ss2h;
286         unsigned long           __cr3;
287         unsigned long           ip;
288         unsigned long           flags;
289         unsigned long           ax;
290         unsigned long           cx;
291         unsigned long           dx;
292         unsigned long           bx;
293         unsigned long           sp;
294         unsigned long           bp;
295         unsigned long           si;
296         unsigned long           di;
297         unsigned short          es, __esh;
298         unsigned short          cs, __csh;
299         unsigned short          ss, __ssh;
300         unsigned short          ds, __dsh;
301         unsigned short          fs, __fsh;
302         unsigned short          gs, __gsh;
303         unsigned short          ldt, __ldth;
304         unsigned short          trace;
305         unsigned short          io_bitmap_base;
306
307 } __attribute__((packed));
308 #else
309 struct x86_hw_tss {
310         u32                     reserved1;
311         u64                     sp0;
312
313         /*
314          * We store cpu_current_top_of_stack in sp1 so it's always accessible.
315          * Linux does not use ring 1, so sp1 is not otherwise needed.
316          */
317         u64                     sp1;
318
319         u64                     sp2;
320         u64                     reserved2;
321         u64                     ist[7];
322         u32                     reserved3;
323         u32                     reserved4;
324         u16                     reserved5;
325         u16                     io_bitmap_base;
326
327 } __attribute__((packed));
328 #endif
329
330 /*
331  * IO-bitmap sizes:
332  */
333 #define IO_BITMAP_BITS                  65536
334 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
335 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
336 #define IO_BITMAP_OFFSET                (offsetof(struct tss_struct, io_bitmap) - offsetof(struct tss_struct, x86_tss))
337 #define INVALID_IO_BITMAP_OFFSET        0x8000
338
339 struct entry_stack {
340         unsigned long           words[64];
341 };
342
343 struct entry_stack_page {
344         struct entry_stack stack;
345 } __aligned(PAGE_SIZE);
346
347 struct tss_struct {
348         /*
349          * The fixed hardware portion.  This must not cross a page boundary
350          * at risk of violating the SDM's advice and potentially triggering
351          * errata.
352          */
353         struct x86_hw_tss       x86_tss;
354
355         /*
356          * The extra 1 is there because the CPU will access an
357          * additional byte beyond the end of the IO permission
358          * bitmap. The extra byte must be all 1 bits, and must
359          * be within the limit.
360          */
361         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
362 } __aligned(PAGE_SIZE);
363
364 DECLARE_PER_CPU_PAGE_ALIGNED(struct tss_struct, cpu_tss_rw);
365
366 /*
367  * sizeof(unsigned long) coming from an extra "long" at the end
368  * of the iobitmap.
369  *
370  * -1? seg base+limit should be pointing to the address of the
371  * last valid byte
372  */
373 #define __KERNEL_TSS_LIMIT      \
374         (IO_BITMAP_OFFSET + IO_BITMAP_BYTES + sizeof(unsigned long) - 1)
375
376 #ifdef CONFIG_X86_32
377 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
378 #else
379 /* The RO copy can't be accessed with this_cpu_xyz(), so use the RW copy. */
380 #define cpu_current_top_of_stack cpu_tss_rw.x86_tss.sp1
381 #endif
382
383 /*
384  * Save the original ist values for checking stack pointers during debugging
385  */
386 struct orig_ist {
387         unsigned long           ist[7];
388 };
389
390 #ifdef CONFIG_X86_64
391 DECLARE_PER_CPU(struct orig_ist, orig_ist);
392
393 union irq_stack_union {
394         char irq_stack[IRQ_STACK_SIZE];
395         /*
396          * GCC hardcodes the stack canary as %gs:40.  Since the
397          * irq_stack is the object at %gs:0, we reserve the bottom
398          * 48 bytes of the irq stack for the canary.
399          */
400         struct {
401                 char gs_base[40];
402                 unsigned long stack_canary;
403         };
404 };
405
406 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union) __visible;
407 DECLARE_INIT_PER_CPU(irq_stack_union);
408
409 DECLARE_PER_CPU(char *, irq_stack_ptr);
410 DECLARE_PER_CPU(unsigned int, irq_count);
411 extern asmlinkage void ignore_sysret(void);
412 #else   /* X86_64 */
413 #ifdef CONFIG_CC_STACKPROTECTOR
414 /*
415  * Make sure stack canary segment base is cached-aligned:
416  *   "For Intel Atom processors, avoid non zero segment base address
417  *    that is not aligned to cache line boundary at all cost."
418  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
419  */
420 struct stack_canary {
421         char __pad[20];         /* canary at %gs:20 */
422         unsigned long canary;
423 };
424 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
425 #endif
426 /*
427  * per-CPU IRQ handling stacks
428  */
429 struct irq_stack {
430         u32                     stack[THREAD_SIZE/sizeof(u32)];
431 } __aligned(THREAD_SIZE);
432
433 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack);
434 DECLARE_PER_CPU(struct irq_stack *, softirq_stack);
435 #endif  /* X86_64 */
436
437 extern unsigned int fpu_kernel_xstate_size;
438 extern unsigned int fpu_user_xstate_size;
439
440 struct perf_event;
441
442 typedef struct {
443         unsigned long           seg;
444 } mm_segment_t;
445
446 struct thread_struct {
447         /* Cached TLS descriptors: */
448         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
449 #ifdef CONFIG_X86_32
450         unsigned long           sp0;
451 #endif
452         unsigned long           sp;
453 #ifdef CONFIG_X86_32
454         unsigned long           sysenter_cs;
455 #else
456         unsigned short          es;
457         unsigned short          ds;
458         unsigned short          fsindex;
459         unsigned short          gsindex;
460 #endif
461
462         u32                     status;         /* thread synchronous flags */
463
464 #ifdef CONFIG_X86_64
465         unsigned long           fsbase;
466         unsigned long           gsbase;
467 #else
468         /*
469          * XXX: this could presumably be unsigned short.  Alternatively,
470          * 32-bit kernels could be taught to use fsindex instead.
471          */
472         unsigned long fs;
473         unsigned long gs;
474 #endif
475
476         /* Save middle states of ptrace breakpoints */
477         struct perf_event       *ptrace_bps[HBP_NUM];
478         /* Debug status used for traps, single steps, etc... */
479         unsigned long           debugreg6;
480         /* Keep track of the exact dr7 value set by the user */
481         unsigned long           ptrace_dr7;
482         /* Fault info: */
483         unsigned long           cr2;
484         unsigned long           trap_nr;
485         unsigned long           error_code;
486 #ifdef CONFIG_VM86
487         /* Virtual 86 mode info */
488         struct vm86             *vm86;
489 #endif
490         /* IO permissions: */
491         unsigned long           *io_bitmap_ptr;
492         unsigned long           iopl;
493         /* Max allowed port in the bitmap, in bytes: */
494         unsigned                io_bitmap_max;
495
496         mm_segment_t            addr_limit;
497
498         unsigned int            sig_on_uaccess_err:1;
499         unsigned int            uaccess_err:1;  /* uaccess failed */
500
501         /* Floating point and extended processor state */
502         struct fpu              fpu;
503         /*
504          * WARNING: 'fpu' is dynamically-sized.  It *MUST* be at
505          * the end.
506          */
507 };
508
509 /*
510  * Thread-synchronous status.
511  *
512  * This is different from the flags in that nobody else
513  * ever touches our thread-synchronous status, so we don't
514  * have to worry about atomic accesses.
515  */
516 #define TS_COMPAT               0x0002  /* 32bit syscall active (64BIT)*/
517
518 /*
519  * Set IOPL bits in EFLAGS from given mask
520  */
521 static inline void native_set_iopl_mask(unsigned mask)
522 {
523 #ifdef CONFIG_X86_32
524         unsigned int reg;
525
526         asm volatile ("pushfl;"
527                       "popl %0;"
528                       "andl %1, %0;"
529                       "orl %2, %0;"
530                       "pushl %0;"
531                       "popfl"
532                       : "=&r" (reg)
533                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
534 #endif
535 }
536
537 static inline void
538 native_load_sp0(unsigned long sp0)
539 {
540         this_cpu_write(cpu_tss_rw.x86_tss.sp0, sp0);
541 }
542
543 static inline void native_swapgs(void)
544 {
545 #ifdef CONFIG_X86_64
546         asm volatile("swapgs" ::: "memory");
547 #endif
548 }
549
550 static inline unsigned long current_top_of_stack(void)
551 {
552         /*
553          *  We can't read directly from tss.sp0: sp0 on x86_32 is special in
554          *  and around vm86 mode and sp0 on x86_64 is special because of the
555          *  entry trampoline.
556          */
557         return this_cpu_read_stable(cpu_current_top_of_stack);
558 }
559
560 static inline bool on_thread_stack(void)
561 {
562         return (unsigned long)(current_top_of_stack() -
563                                current_stack_pointer) < THREAD_SIZE;
564 }
565
566 #ifdef CONFIG_PARAVIRT
567 #include <asm/paravirt.h>
568 #else
569 #define __cpuid                 native_cpuid
570
571 static inline void load_sp0(unsigned long sp0)
572 {
573         native_load_sp0(sp0);
574 }
575
576 #define set_iopl_mask native_set_iopl_mask
577 #endif /* CONFIG_PARAVIRT */
578
579 /* Free all resources held by a thread. */
580 extern void release_thread(struct task_struct *);
581
582 unsigned long get_wchan(struct task_struct *p);
583
584 /*
585  * Generic CPUID function
586  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
587  * resulting in stale register contents being returned.
588  */
589 static inline void cpuid(unsigned int op,
590                          unsigned int *eax, unsigned int *ebx,
591                          unsigned int *ecx, unsigned int *edx)
592 {
593         *eax = op;
594         *ecx = 0;
595         __cpuid(eax, ebx, ecx, edx);
596 }
597
598 /* Some CPUID calls want 'count' to be placed in ecx */
599 static inline void cpuid_count(unsigned int op, int count,
600                                unsigned int *eax, unsigned int *ebx,
601                                unsigned int *ecx, unsigned int *edx)
602 {
603         *eax = op;
604         *ecx = count;
605         __cpuid(eax, ebx, ecx, edx);
606 }
607
608 /*
609  * CPUID functions returning a single datum
610  */
611 static inline unsigned int cpuid_eax(unsigned int op)
612 {
613         unsigned int eax, ebx, ecx, edx;
614
615         cpuid(op, &eax, &ebx, &ecx, &edx);
616
617         return eax;
618 }
619
620 static inline unsigned int cpuid_ebx(unsigned int op)
621 {
622         unsigned int eax, ebx, ecx, edx;
623
624         cpuid(op, &eax, &ebx, &ecx, &edx);
625
626         return ebx;
627 }
628
629 static inline unsigned int cpuid_ecx(unsigned int op)
630 {
631         unsigned int eax, ebx, ecx, edx;
632
633         cpuid(op, &eax, &ebx, &ecx, &edx);
634
635         return ecx;
636 }
637
638 static inline unsigned int cpuid_edx(unsigned int op)
639 {
640         unsigned int eax, ebx, ecx, edx;
641
642         cpuid(op, &eax, &ebx, &ecx, &edx);
643
644         return edx;
645 }
646
647 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
648 static __always_inline void rep_nop(void)
649 {
650         asm volatile("rep; nop" ::: "memory");
651 }
652
653 static __always_inline void cpu_relax(void)
654 {
655         rep_nop();
656 }
657
658 /*
659  * This function forces the icache and prefetched instruction stream to
660  * catch up with reality in two very specific cases:
661  *
662  *  a) Text was modified using one virtual address and is about to be executed
663  *     from the same physical page at a different virtual address.
664  *
665  *  b) Text was modified on a different CPU, may subsequently be
666  *     executed on this CPU, and you want to make sure the new version
667  *     gets executed.  This generally means you're calling this in a IPI.
668  *
669  * If you're calling this for a different reason, you're probably doing
670  * it wrong.
671  */
672 static inline void sync_core(void)
673 {
674         /*
675          * There are quite a few ways to do this.  IRET-to-self is nice
676          * because it works on every CPU, at any CPL (so it's compatible
677          * with paravirtualization), and it never exits to a hypervisor.
678          * The only down sides are that it's a bit slow (it seems to be
679          * a bit more than 2x slower than the fastest options) and that
680          * it unmasks NMIs.  The "push %cs" is needed because, in
681          * paravirtual environments, __KERNEL_CS may not be a valid CS
682          * value when we do IRET directly.
683          *
684          * In case NMI unmasking or performance ever becomes a problem,
685          * the next best option appears to be MOV-to-CR2 and an
686          * unconditional jump.  That sequence also works on all CPUs,
687          * but it will fault at CPL3 (i.e. Xen PV).
688          *
689          * CPUID is the conventional way, but it's nasty: it doesn't
690          * exist on some 486-like CPUs, and it usually exits to a
691          * hypervisor.
692          *
693          * Like all of Linux's memory ordering operations, this is a
694          * compiler barrier as well.
695          */
696 #ifdef CONFIG_X86_32
697         asm volatile (
698                 "pushfl\n\t"
699                 "pushl %%cs\n\t"
700                 "pushl $1f\n\t"
701                 "iret\n\t"
702                 "1:"
703                 : ASM_CALL_CONSTRAINT : : "memory");
704 #else
705         unsigned int tmp;
706
707         asm volatile (
708                 UNWIND_HINT_SAVE
709                 "mov %%ss, %0\n\t"
710                 "pushq %q0\n\t"
711                 "pushq %%rsp\n\t"
712                 "addq $8, (%%rsp)\n\t"
713                 "pushfq\n\t"
714                 "mov %%cs, %0\n\t"
715                 "pushq %q0\n\t"
716                 "pushq $1f\n\t"
717                 "iretq\n\t"
718                 UNWIND_HINT_RESTORE
719                 "1:"
720                 : "=&r" (tmp), ASM_CALL_CONSTRAINT : : "cc", "memory");
721 #endif
722 }
723
724 extern void select_idle_routine(const struct cpuinfo_x86 *c);
725 extern void amd_e400_c1e_apic_setup(void);
726
727 extern unsigned long            boot_option_idle_override;
728
729 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
730                          IDLE_POLL};
731
732 extern void enable_sep_cpu(void);
733 extern int sysenter_setup(void);
734
735 extern void early_trap_init(void);
736 void early_trap_pf_init(void);
737
738 /* Defined in head.S */
739 extern struct desc_ptr          early_gdt_descr;
740
741 extern void cpu_set_gdt(int);
742 extern void switch_to_new_gdt(int);
743 extern void load_direct_gdt(int);
744 extern void load_fixmap_gdt(int);
745 extern void load_percpu_segment(int);
746 extern void cpu_init(void);
747
748 static inline unsigned long get_debugctlmsr(void)
749 {
750         unsigned long debugctlmsr = 0;
751
752 #ifndef CONFIG_X86_DEBUGCTLMSR
753         if (boot_cpu_data.x86 < 6)
754                 return 0;
755 #endif
756         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
757
758         return debugctlmsr;
759 }
760
761 static inline void update_debugctlmsr(unsigned long debugctlmsr)
762 {
763 #ifndef CONFIG_X86_DEBUGCTLMSR
764         if (boot_cpu_data.x86 < 6)
765                 return;
766 #endif
767         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
768 }
769
770 extern void set_task_blockstep(struct task_struct *task, bool on);
771
772 /* Boot loader type from the setup header: */
773 extern int                      bootloader_type;
774 extern int                      bootloader_version;
775
776 extern char                     ignore_fpu_irq;
777
778 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
779 #define ARCH_HAS_PREFETCHW
780 #define ARCH_HAS_SPINLOCK_PREFETCH
781
782 #ifdef CONFIG_X86_32
783 # define BASE_PREFETCH          ""
784 # define ARCH_HAS_PREFETCH
785 #else
786 # define BASE_PREFETCH          "prefetcht0 %P1"
787 #endif
788
789 /*
790  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
791  *
792  * It's not worth to care about 3dnow prefetches for the K6
793  * because they are microcoded there and very slow.
794  */
795 static inline void prefetch(const void *x)
796 {
797         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
798                           X86_FEATURE_XMM,
799                           "m" (*(const char *)x));
800 }
801
802 /*
803  * 3dnow prefetch to get an exclusive cache line.
804  * Useful for spinlocks to avoid one state transition in the
805  * cache coherency protocol:
806  */
807 static inline void prefetchw(const void *x)
808 {
809         alternative_input(BASE_PREFETCH, "prefetchw %P1",
810                           X86_FEATURE_3DNOWPREFETCH,
811                           "m" (*(const char *)x));
812 }
813
814 static inline void spin_lock_prefetch(const void *x)
815 {
816         prefetchw(x);
817 }
818
819 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
820                            TOP_OF_KERNEL_STACK_PADDING)
821
822 #define task_top_of_stack(task) ((unsigned long)(task_pt_regs(task) + 1))
823
824 #define task_pt_regs(task) \
825 ({                                                                      \
826         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
827         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
828         ((struct pt_regs *)__ptr) - 1;                                  \
829 })
830
831 #ifdef CONFIG_X86_32
832 /*
833  * User space process size: 3GB (default).
834  */
835 #define IA32_PAGE_OFFSET        PAGE_OFFSET
836 #define TASK_SIZE               PAGE_OFFSET
837 #define TASK_SIZE_LOW           TASK_SIZE
838 #define TASK_SIZE_MAX           TASK_SIZE
839 #define DEFAULT_MAP_WINDOW      TASK_SIZE
840 #define STACK_TOP               TASK_SIZE
841 #define STACK_TOP_MAX           STACK_TOP
842
843 #define INIT_THREAD  {                                                    \
844         .sp0                    = TOP_OF_INIT_STACK,                      \
845         .sysenter_cs            = __KERNEL_CS,                            \
846         .io_bitmap_ptr          = NULL,                                   \
847         .addr_limit             = KERNEL_DS,                              \
848 }
849
850 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
851
852 #else
853 /*
854  * User space process size.  This is the first address outside the user range.
855  * There are a few constraints that determine this:
856  *
857  * On Intel CPUs, if a SYSCALL instruction is at the highest canonical
858  * address, then that syscall will enter the kernel with a
859  * non-canonical return address, and SYSRET will explode dangerously.
860  * We avoid this particular problem by preventing anything executable
861  * from being mapped at the maximum canonical address.
862  *
863  * On AMD CPUs in the Ryzen family, there's a nasty bug in which the
864  * CPUs malfunction if they execute code from the highest canonical page.
865  * They'll speculate right off the end of the canonical space, and
866  * bad things happen.  This is worked around in the same way as the
867  * Intel problem.
868  *
869  * With page table isolation enabled, we map the LDT in ... [stay tuned]
870  */
871 #define TASK_SIZE_MAX   ((1UL << __VIRTUAL_MASK_SHIFT) - PAGE_SIZE)
872
873 #define DEFAULT_MAP_WINDOW      ((1UL << 47) - PAGE_SIZE)
874
875 /* This decides where the kernel will search for a free chunk of vm
876  * space during mmap's.
877  */
878 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
879                                         0xc0000000 : 0xFFFFe000)
880
881 #define TASK_SIZE_LOW           (test_thread_flag(TIF_ADDR32) ? \
882                                         IA32_PAGE_OFFSET : DEFAULT_MAP_WINDOW)
883 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
884                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
885 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
886                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
887
888 #define STACK_TOP               TASK_SIZE_LOW
889 #define STACK_TOP_MAX           TASK_SIZE_MAX
890
891 #define INIT_THREAD  {                                          \
892         .addr_limit             = KERNEL_DS,                    \
893 }
894
895 extern unsigned long KSTK_ESP(struct task_struct *task);
896
897 #endif /* CONFIG_X86_64 */
898
899 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
900                                                unsigned long new_sp);
901
902 /*
903  * This decides where the kernel will search for a free chunk of vm
904  * space during mmap's.
905  */
906 #define __TASK_UNMAPPED_BASE(task_size) (PAGE_ALIGN(task_size / 3))
907 #define TASK_UNMAPPED_BASE              __TASK_UNMAPPED_BASE(TASK_SIZE_LOW)
908
909 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
910
911 /* Get/set a process' ability to use the timestamp counter instruction */
912 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
913 #define SET_TSC_CTL(val)        set_tsc_mode((val))
914
915 extern int get_tsc_mode(unsigned long adr);
916 extern int set_tsc_mode(unsigned int val);
917
918 DECLARE_PER_CPU(u64, msr_misc_features_shadow);
919
920 /* Register/unregister a process' MPX related resource */
921 #define MPX_ENABLE_MANAGEMENT() mpx_enable_management()
922 #define MPX_DISABLE_MANAGEMENT()        mpx_disable_management()
923
924 #ifdef CONFIG_X86_INTEL_MPX
925 extern int mpx_enable_management(void);
926 extern int mpx_disable_management(void);
927 #else
928 static inline int mpx_enable_management(void)
929 {
930         return -EINVAL;
931 }
932 static inline int mpx_disable_management(void)
933 {
934         return -EINVAL;
935 }
936 #endif /* CONFIG_X86_INTEL_MPX */
937
938 #ifdef CONFIG_CPU_SUP_AMD
939 extern u16 amd_get_nb_id(int cpu);
940 extern u32 amd_get_nodes_per_socket(void);
941 #else
942 static inline u16 amd_get_nb_id(int cpu)                { return 0; }
943 static inline u32 amd_get_nodes_per_socket(void)        { return 0; }
944 #endif
945
946 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
947 {
948         uint32_t base, eax, signature[3];
949
950         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
951                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
952
953                 if (!memcmp(sig, signature, 12) &&
954                     (leaves == 0 || ((eax - base) >= leaves)))
955                         return base;
956         }
957
958         return 0;
959 }
960
961 extern unsigned long arch_align_stack(unsigned long sp);
962 extern void free_init_pages(char *what, unsigned long begin, unsigned long end);
963
964 void default_idle(void);
965 #ifdef  CONFIG_XEN
966 bool xen_set_default_idle(void);
967 #else
968 #define xen_set_default_idle 0
969 #endif
970
971 void stop_this_cpu(void *dummy);
972 void df_debug(struct pt_regs *regs, long error_code);
973 #endif /* _ASM_X86_PROCESSOR_H */