Merge branch 'x86-pti-for-linus' of git://git.kernel.org/pub/scm/linux/kernel/git...
[muen/linux.git] / arch / x86 / include / asm / processor.h
1 /* SPDX-License-Identifier: GPL-2.0 */
2 #ifndef _ASM_X86_PROCESSOR_H
3 #define _ASM_X86_PROCESSOR_H
4
5 #include <asm/processor-flags.h>
6
7 /* Forward declaration, a strange C thing */
8 struct task_struct;
9 struct mm_struct;
10 struct vm86;
11
12 #include <asm/math_emu.h>
13 #include <asm/segment.h>
14 #include <asm/types.h>
15 #include <uapi/asm/sigcontext.h>
16 #include <asm/current.h>
17 #include <asm/cpufeatures.h>
18 #include <asm/page.h>
19 #include <asm/pgtable_types.h>
20 #include <asm/percpu.h>
21 #include <asm/msr.h>
22 #include <asm/desc_defs.h>
23 #include <asm/nops.h>
24 #include <asm/special_insns.h>
25 #include <asm/fpu/types.h>
26 #include <asm/unwind_hints.h>
27
28 #include <linux/personality.h>
29 #include <linux/cache.h>
30 #include <linux/threads.h>
31 #include <linux/math64.h>
32 #include <linux/err.h>
33 #include <linux/irqflags.h>
34 #include <linux/mem_encrypt.h>
35
36 /*
37  * We handle most unaligned accesses in hardware.  On the other hand
38  * unaligned DMA can be quite expensive on some Nehalem processors.
39  *
40  * Based on this we disable the IP header alignment in network drivers.
41  */
42 #define NET_IP_ALIGN    0
43
44 #define HBP_NUM 4
45 /*
46  * Default implementation of macro that returns current
47  * instruction pointer ("program counter").
48  */
49 static inline void *current_text_addr(void)
50 {
51         void *pc;
52
53         asm volatile("mov $1f, %0; 1:":"=r" (pc));
54
55         return pc;
56 }
57
58 /*
59  * These alignment constraints are for performance in the vSMP case,
60  * but in the task_struct case we must also meet hardware imposed
61  * alignment requirements of the FPU state:
62  */
63 #ifdef CONFIG_X86_VSMP
64 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
65 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
66 #else
67 # define ARCH_MIN_TASKALIGN             __alignof__(union fpregs_state)
68 # define ARCH_MIN_MMSTRUCT_ALIGN        0
69 #endif
70
71 enum tlb_infos {
72         ENTRIES,
73         NR_INFO
74 };
75
76 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
77 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
78 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
79 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
80 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
81 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
82 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
83
84 /*
85  *  CPU type and hardware bug flags. Kept separately for each CPU.
86  *  Members of this structure are referenced in head_32.S, so think twice
87  *  before touching them. [mj]
88  */
89
90 struct cpuinfo_x86 {
91         __u8                    x86;            /* CPU family */
92         __u8                    x86_vendor;     /* CPU vendor */
93         __u8                    x86_model;
94         __u8                    x86_mask;
95 #ifdef CONFIG_X86_64
96         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
97         int                     x86_tlbsize;
98 #endif
99         __u8                    x86_virt_bits;
100         __u8                    x86_phys_bits;
101         /* CPUID returned core id bits: */
102         __u8                    x86_coreid_bits;
103         __u8                    cu_id;
104         /* Max extended CPUID function supported: */
105         __u32                   extended_cpuid_level;
106         /* Maximum supported CPUID level, -1=no CPUID: */
107         int                     cpuid_level;
108         __u32                   x86_capability[NCAPINTS + NBUGINTS];
109         char                    x86_vendor_id[16];
110         char                    x86_model_id[64];
111         /* in KB - valid for CPUS which support this call: */
112         int                     x86_cache_size;
113         int                     x86_cache_alignment;    /* In bytes */
114         /* Cache QoS architectural values: */
115         int                     x86_cache_max_rmid;     /* max index */
116         int                     x86_cache_occ_scale;    /* scale to bytes */
117         int                     x86_power;
118         unsigned long           loops_per_jiffy;
119         /* cpuid returned max cores value: */
120         u16                      x86_max_cores;
121         u16                     apicid;
122         u16                     initial_apicid;
123         u16                     x86_clflush_size;
124         /* number of cores as seen by the OS: */
125         u16                     booted_cores;
126         /* Physical processor id: */
127         u16                     phys_proc_id;
128         /* Logical processor id: */
129         u16                     logical_proc_id;
130         /* Core id: */
131         u16                     cpu_core_id;
132         /* Index into per_cpu list: */
133         u16                     cpu_index;
134         u32                     microcode;
135         unsigned                initialized : 1;
136 } __randomize_layout;
137
138 struct cpuid_regs {
139         u32 eax, ebx, ecx, edx;
140 };
141
142 enum cpuid_regs_idx {
143         CPUID_EAX = 0,
144         CPUID_EBX,
145         CPUID_ECX,
146         CPUID_EDX,
147 };
148
149 #define X86_VENDOR_INTEL        0
150 #define X86_VENDOR_CYRIX        1
151 #define X86_VENDOR_AMD          2
152 #define X86_VENDOR_UMC          3
153 #define X86_VENDOR_CENTAUR      5
154 #define X86_VENDOR_TRANSMETA    7
155 #define X86_VENDOR_NSC          8
156 #define X86_VENDOR_NUM          9
157
158 #define X86_VENDOR_UNKNOWN      0xff
159
160 /*
161  * capabilities of CPUs
162  */
163 extern struct cpuinfo_x86       boot_cpu_data;
164 extern struct cpuinfo_x86       new_cpu_data;
165
166 extern struct x86_hw_tss        doublefault_tss;
167 extern __u32                    cpu_caps_cleared[NCAPINTS + NBUGINTS];
168 extern __u32                    cpu_caps_set[NCAPINTS + NBUGINTS];
169
170 #ifdef CONFIG_SMP
171 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
172 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
173 #else
174 #define cpu_info                boot_cpu_data
175 #define cpu_data(cpu)           boot_cpu_data
176 #endif
177
178 extern const struct seq_operations cpuinfo_op;
179
180 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
181
182 extern void cpu_detect(struct cpuinfo_x86 *c);
183
184 extern void early_cpu_init(void);
185 extern void identify_boot_cpu(void);
186 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
187 extern void print_cpu_info(struct cpuinfo_x86 *);
188 void print_cpu_msr(struct cpuinfo_x86 *);
189 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
190 extern u32 get_scattered_cpuid_leaf(unsigned int level,
191                                     unsigned int sub_leaf,
192                                     enum cpuid_regs_idx reg);
193 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
194 extern void init_amd_cacheinfo(struct cpuinfo_x86 *c);
195
196 extern void detect_extended_topology(struct cpuinfo_x86 *c);
197 extern void detect_ht(struct cpuinfo_x86 *c);
198
199 #ifdef CONFIG_X86_32
200 extern int have_cpuid_p(void);
201 #else
202 static inline int have_cpuid_p(void)
203 {
204         return 1;
205 }
206 #endif
207 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
208                                 unsigned int *ecx, unsigned int *edx)
209 {
210         /* ecx is often an input as well as an output. */
211         asm volatile("cpuid"
212             : "=a" (*eax),
213               "=b" (*ebx),
214               "=c" (*ecx),
215               "=d" (*edx)
216             : "0" (*eax), "2" (*ecx)
217             : "memory");
218 }
219
220 #define native_cpuid_reg(reg)                                   \
221 static inline unsigned int native_cpuid_##reg(unsigned int op)  \
222 {                                                               \
223         unsigned int eax = op, ebx, ecx = 0, edx;               \
224                                                                 \
225         native_cpuid(&eax, &ebx, &ecx, &edx);                   \
226                                                                 \
227         return reg;                                             \
228 }
229
230 /*
231  * Native CPUID functions returning a single datum.
232  */
233 native_cpuid_reg(eax)
234 native_cpuid_reg(ebx)
235 native_cpuid_reg(ecx)
236 native_cpuid_reg(edx)
237
238 /*
239  * Friendlier CR3 helpers.
240  */
241 static inline unsigned long read_cr3_pa(void)
242 {
243         return __read_cr3() & CR3_ADDR_MASK;
244 }
245
246 static inline unsigned long native_read_cr3_pa(void)
247 {
248         return __native_read_cr3() & CR3_ADDR_MASK;
249 }
250
251 static inline void load_cr3(pgd_t *pgdir)
252 {
253         write_cr3(__sme_pa(pgdir));
254 }
255
256 /*
257  * Note that while the legacy 'TSS' name comes from 'Task State Segment',
258  * on modern x86 CPUs the TSS also holds information important to 64-bit mode,
259  * unrelated to the task-switch mechanism:
260  */
261 #ifdef CONFIG_X86_32
262 /* This is the TSS defined by the hardware. */
263 struct x86_hw_tss {
264         unsigned short          back_link, __blh;
265         unsigned long           sp0;
266         unsigned short          ss0, __ss0h;
267         unsigned long           sp1;
268
269         /*
270          * We don't use ring 1, so ss1 is a convenient scratch space in
271          * the same cacheline as sp0.  We use ss1 to cache the value in
272          * MSR_IA32_SYSENTER_CS.  When we context switch
273          * MSR_IA32_SYSENTER_CS, we first check if the new value being
274          * written matches ss1, and, if it's not, then we wrmsr the new
275          * value and update ss1.
276          *
277          * The only reason we context switch MSR_IA32_SYSENTER_CS is
278          * that we set it to zero in vm86 tasks to avoid corrupting the
279          * stack if we were to go through the sysenter path from vm86
280          * mode.
281          */
282         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
283
284         unsigned short          __ss1h;
285         unsigned long           sp2;
286         unsigned short          ss2, __ss2h;
287         unsigned long           __cr3;
288         unsigned long           ip;
289         unsigned long           flags;
290         unsigned long           ax;
291         unsigned long           cx;
292         unsigned long           dx;
293         unsigned long           bx;
294         unsigned long           sp;
295         unsigned long           bp;
296         unsigned long           si;
297         unsigned long           di;
298         unsigned short          es, __esh;
299         unsigned short          cs, __csh;
300         unsigned short          ss, __ssh;
301         unsigned short          ds, __dsh;
302         unsigned short          fs, __fsh;
303         unsigned short          gs, __gsh;
304         unsigned short          ldt, __ldth;
305         unsigned short          trace;
306         unsigned short          io_bitmap_base;
307
308 } __attribute__((packed));
309 #else
310 struct x86_hw_tss {
311         u32                     reserved1;
312         u64                     sp0;
313
314         /*
315          * We store cpu_current_top_of_stack in sp1 so it's always accessible.
316          * Linux does not use ring 1, so sp1 is not otherwise needed.
317          */
318         u64                     sp1;
319
320         u64                     sp2;
321         u64                     reserved2;
322         u64                     ist[7];
323         u32                     reserved3;
324         u32                     reserved4;
325         u16                     reserved5;
326         u16                     io_bitmap_base;
327
328 } __attribute__((packed));
329 #endif
330
331 /*
332  * IO-bitmap sizes:
333  */
334 #define IO_BITMAP_BITS                  65536
335 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
336 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
337 #define IO_BITMAP_OFFSET                (offsetof(struct tss_struct, io_bitmap) - offsetof(struct tss_struct, x86_tss))
338 #define INVALID_IO_BITMAP_OFFSET        0x8000
339
340 struct entry_stack {
341         unsigned long           words[64];
342 };
343
344 struct entry_stack_page {
345         struct entry_stack stack;
346 } __aligned(PAGE_SIZE);
347
348 struct tss_struct {
349         /*
350          * The fixed hardware portion.  This must not cross a page boundary
351          * at risk of violating the SDM's advice and potentially triggering
352          * errata.
353          */
354         struct x86_hw_tss       x86_tss;
355
356         /*
357          * The extra 1 is there because the CPU will access an
358          * additional byte beyond the end of the IO permission
359          * bitmap. The extra byte must be all 1 bits, and must
360          * be within the limit.
361          */
362         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
363 } __aligned(PAGE_SIZE);
364
365 DECLARE_PER_CPU_PAGE_ALIGNED(struct tss_struct, cpu_tss_rw);
366
367 /*
368  * sizeof(unsigned long) coming from an extra "long" at the end
369  * of the iobitmap.
370  *
371  * -1? seg base+limit should be pointing to the address of the
372  * last valid byte
373  */
374 #define __KERNEL_TSS_LIMIT      \
375         (IO_BITMAP_OFFSET + IO_BITMAP_BYTES + sizeof(unsigned long) - 1)
376
377 #ifdef CONFIG_X86_32
378 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
379 #else
380 /* The RO copy can't be accessed with this_cpu_xyz(), so use the RW copy. */
381 #define cpu_current_top_of_stack cpu_tss_rw.x86_tss.sp1
382 #endif
383
384 /*
385  * Save the original ist values for checking stack pointers during debugging
386  */
387 struct orig_ist {
388         unsigned long           ist[7];
389 };
390
391 #ifdef CONFIG_X86_64
392 DECLARE_PER_CPU(struct orig_ist, orig_ist);
393
394 union irq_stack_union {
395         char irq_stack[IRQ_STACK_SIZE];
396         /*
397          * GCC hardcodes the stack canary as %gs:40.  Since the
398          * irq_stack is the object at %gs:0, we reserve the bottom
399          * 48 bytes of the irq stack for the canary.
400          */
401         struct {
402                 char gs_base[40];
403                 unsigned long stack_canary;
404         };
405 };
406
407 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union) __visible;
408 DECLARE_INIT_PER_CPU(irq_stack_union);
409
410 DECLARE_PER_CPU(char *, irq_stack_ptr);
411 DECLARE_PER_CPU(unsigned int, irq_count);
412 extern asmlinkage void ignore_sysret(void);
413 #else   /* X86_64 */
414 #ifdef CONFIG_CC_STACKPROTECTOR
415 /*
416  * Make sure stack canary segment base is cached-aligned:
417  *   "For Intel Atom processors, avoid non zero segment base address
418  *    that is not aligned to cache line boundary at all cost."
419  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
420  */
421 struct stack_canary {
422         char __pad[20];         /* canary at %gs:20 */
423         unsigned long canary;
424 };
425 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
426 #endif
427 /*
428  * per-CPU IRQ handling stacks
429  */
430 struct irq_stack {
431         u32                     stack[THREAD_SIZE/sizeof(u32)];
432 } __aligned(THREAD_SIZE);
433
434 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack);
435 DECLARE_PER_CPU(struct irq_stack *, softirq_stack);
436 #endif  /* X86_64 */
437
438 extern unsigned int fpu_kernel_xstate_size;
439 extern unsigned int fpu_user_xstate_size;
440
441 struct perf_event;
442
443 typedef struct {
444         unsigned long           seg;
445 } mm_segment_t;
446
447 struct thread_struct {
448         /* Cached TLS descriptors: */
449         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
450 #ifdef CONFIG_X86_32
451         unsigned long           sp0;
452 #endif
453         unsigned long           sp;
454 #ifdef CONFIG_X86_32
455         unsigned long           sysenter_cs;
456 #else
457         unsigned short          es;
458         unsigned short          ds;
459         unsigned short          fsindex;
460         unsigned short          gsindex;
461 #endif
462
463         u32                     status;         /* thread synchronous flags */
464
465 #ifdef CONFIG_X86_64
466         unsigned long           fsbase;
467         unsigned long           gsbase;
468 #else
469         /*
470          * XXX: this could presumably be unsigned short.  Alternatively,
471          * 32-bit kernels could be taught to use fsindex instead.
472          */
473         unsigned long fs;
474         unsigned long gs;
475 #endif
476
477         /* Save middle states of ptrace breakpoints */
478         struct perf_event       *ptrace_bps[HBP_NUM];
479         /* Debug status used for traps, single steps, etc... */
480         unsigned long           debugreg6;
481         /* Keep track of the exact dr7 value set by the user */
482         unsigned long           ptrace_dr7;
483         /* Fault info: */
484         unsigned long           cr2;
485         unsigned long           trap_nr;
486         unsigned long           error_code;
487 #ifdef CONFIG_VM86
488         /* Virtual 86 mode info */
489         struct vm86             *vm86;
490 #endif
491         /* IO permissions: */
492         unsigned long           *io_bitmap_ptr;
493         unsigned long           iopl;
494         /* Max allowed port in the bitmap, in bytes: */
495         unsigned                io_bitmap_max;
496
497         mm_segment_t            addr_limit;
498
499         unsigned int            sig_on_uaccess_err:1;
500         unsigned int            uaccess_err:1;  /* uaccess failed */
501
502         /* Floating point and extended processor state */
503         struct fpu              fpu;
504         /*
505          * WARNING: 'fpu' is dynamically-sized.  It *MUST* be at
506          * the end.
507          */
508 };
509
510 /*
511  * Thread-synchronous status.
512  *
513  * This is different from the flags in that nobody else
514  * ever touches our thread-synchronous status, so we don't
515  * have to worry about atomic accesses.
516  */
517 #define TS_COMPAT               0x0002  /* 32bit syscall active (64BIT)*/
518
519 /*
520  * Set IOPL bits in EFLAGS from given mask
521  */
522 static inline void native_set_iopl_mask(unsigned mask)
523 {
524 #ifdef CONFIG_X86_32
525         unsigned int reg;
526
527         asm volatile ("pushfl;"
528                       "popl %0;"
529                       "andl %1, %0;"
530                       "orl %2, %0;"
531                       "pushl %0;"
532                       "popfl"
533                       : "=&r" (reg)
534                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
535 #endif
536 }
537
538 static inline void
539 native_load_sp0(unsigned long sp0)
540 {
541         this_cpu_write(cpu_tss_rw.x86_tss.sp0, sp0);
542 }
543
544 static inline void native_swapgs(void)
545 {
546 #ifdef CONFIG_X86_64
547         asm volatile("swapgs" ::: "memory");
548 #endif
549 }
550
551 static inline unsigned long current_top_of_stack(void)
552 {
553         /*
554          *  We can't read directly from tss.sp0: sp0 on x86_32 is special in
555          *  and around vm86 mode and sp0 on x86_64 is special because of the
556          *  entry trampoline.
557          */
558         return this_cpu_read_stable(cpu_current_top_of_stack);
559 }
560
561 static inline bool on_thread_stack(void)
562 {
563         return (unsigned long)(current_top_of_stack() -
564                                current_stack_pointer) < THREAD_SIZE;
565 }
566
567 #ifdef CONFIG_PARAVIRT
568 #include <asm/paravirt.h>
569 #else
570 #define __cpuid                 native_cpuid
571
572 static inline void load_sp0(unsigned long sp0)
573 {
574         native_load_sp0(sp0);
575 }
576
577 #define set_iopl_mask native_set_iopl_mask
578 #endif /* CONFIG_PARAVIRT */
579
580 /* Free all resources held by a thread. */
581 extern void release_thread(struct task_struct *);
582
583 unsigned long get_wchan(struct task_struct *p);
584
585 /*
586  * Generic CPUID function
587  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
588  * resulting in stale register contents being returned.
589  */
590 static inline void cpuid(unsigned int op,
591                          unsigned int *eax, unsigned int *ebx,
592                          unsigned int *ecx, unsigned int *edx)
593 {
594         *eax = op;
595         *ecx = 0;
596         __cpuid(eax, ebx, ecx, edx);
597 }
598
599 /* Some CPUID calls want 'count' to be placed in ecx */
600 static inline void cpuid_count(unsigned int op, int count,
601                                unsigned int *eax, unsigned int *ebx,
602                                unsigned int *ecx, unsigned int *edx)
603 {
604         *eax = op;
605         *ecx = count;
606         __cpuid(eax, ebx, ecx, edx);
607 }
608
609 /*
610  * CPUID functions returning a single datum
611  */
612 static inline unsigned int cpuid_eax(unsigned int op)
613 {
614         unsigned int eax, ebx, ecx, edx;
615
616         cpuid(op, &eax, &ebx, &ecx, &edx);
617
618         return eax;
619 }
620
621 static inline unsigned int cpuid_ebx(unsigned int op)
622 {
623         unsigned int eax, ebx, ecx, edx;
624
625         cpuid(op, &eax, &ebx, &ecx, &edx);
626
627         return ebx;
628 }
629
630 static inline unsigned int cpuid_ecx(unsigned int op)
631 {
632         unsigned int eax, ebx, ecx, edx;
633
634         cpuid(op, &eax, &ebx, &ecx, &edx);
635
636         return ecx;
637 }
638
639 static inline unsigned int cpuid_edx(unsigned int op)
640 {
641         unsigned int eax, ebx, ecx, edx;
642
643         cpuid(op, &eax, &ebx, &ecx, &edx);
644
645         return edx;
646 }
647
648 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
649 static __always_inline void rep_nop(void)
650 {
651         asm volatile("rep; nop" ::: "memory");
652 }
653
654 static __always_inline void cpu_relax(void)
655 {
656         rep_nop();
657 }
658
659 /*
660  * This function forces the icache and prefetched instruction stream to
661  * catch up with reality in two very specific cases:
662  *
663  *  a) Text was modified using one virtual address and is about to be executed
664  *     from the same physical page at a different virtual address.
665  *
666  *  b) Text was modified on a different CPU, may subsequently be
667  *     executed on this CPU, and you want to make sure the new version
668  *     gets executed.  This generally means you're calling this in a IPI.
669  *
670  * If you're calling this for a different reason, you're probably doing
671  * it wrong.
672  */
673 static inline void sync_core(void)
674 {
675         /*
676          * There are quite a few ways to do this.  IRET-to-self is nice
677          * because it works on every CPU, at any CPL (so it's compatible
678          * with paravirtualization), and it never exits to a hypervisor.
679          * The only down sides are that it's a bit slow (it seems to be
680          * a bit more than 2x slower than the fastest options) and that
681          * it unmasks NMIs.  The "push %cs" is needed because, in
682          * paravirtual environments, __KERNEL_CS may not be a valid CS
683          * value when we do IRET directly.
684          *
685          * In case NMI unmasking or performance ever becomes a problem,
686          * the next best option appears to be MOV-to-CR2 and an
687          * unconditional jump.  That sequence also works on all CPUs,
688          * but it will fault at CPL3 (i.e. Xen PV).
689          *
690          * CPUID is the conventional way, but it's nasty: it doesn't
691          * exist on some 486-like CPUs, and it usually exits to a
692          * hypervisor.
693          *
694          * Like all of Linux's memory ordering operations, this is a
695          * compiler barrier as well.
696          */
697 #ifdef CONFIG_X86_32
698         asm volatile (
699                 "pushfl\n\t"
700                 "pushl %%cs\n\t"
701                 "pushl $1f\n\t"
702                 "iret\n\t"
703                 "1:"
704                 : ASM_CALL_CONSTRAINT : : "memory");
705 #else
706         unsigned int tmp;
707
708         asm volatile (
709                 UNWIND_HINT_SAVE
710                 "mov %%ss, %0\n\t"
711                 "pushq %q0\n\t"
712                 "pushq %%rsp\n\t"
713                 "addq $8, (%%rsp)\n\t"
714                 "pushfq\n\t"
715                 "mov %%cs, %0\n\t"
716                 "pushq %q0\n\t"
717                 "pushq $1f\n\t"
718                 "iretq\n\t"
719                 UNWIND_HINT_RESTORE
720                 "1:"
721                 : "=&r" (tmp), ASM_CALL_CONSTRAINT : : "cc", "memory");
722 #endif
723 }
724
725 extern void select_idle_routine(const struct cpuinfo_x86 *c);
726 extern void amd_e400_c1e_apic_setup(void);
727
728 extern unsigned long            boot_option_idle_override;
729
730 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
731                          IDLE_POLL};
732
733 extern void enable_sep_cpu(void);
734 extern int sysenter_setup(void);
735
736 extern void early_trap_init(void);
737 void early_trap_pf_init(void);
738
739 /* Defined in head.S */
740 extern struct desc_ptr          early_gdt_descr;
741
742 extern void cpu_set_gdt(int);
743 extern void switch_to_new_gdt(int);
744 extern void load_direct_gdt(int);
745 extern void load_fixmap_gdt(int);
746 extern void load_percpu_segment(int);
747 extern void cpu_init(void);
748
749 static inline unsigned long get_debugctlmsr(void)
750 {
751         unsigned long debugctlmsr = 0;
752
753 #ifndef CONFIG_X86_DEBUGCTLMSR
754         if (boot_cpu_data.x86 < 6)
755                 return 0;
756 #endif
757         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
758
759         return debugctlmsr;
760 }
761
762 static inline void update_debugctlmsr(unsigned long debugctlmsr)
763 {
764 #ifndef CONFIG_X86_DEBUGCTLMSR
765         if (boot_cpu_data.x86 < 6)
766                 return;
767 #endif
768         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
769 }
770
771 extern void set_task_blockstep(struct task_struct *task, bool on);
772
773 /* Boot loader type from the setup header: */
774 extern int                      bootloader_type;
775 extern int                      bootloader_version;
776
777 extern char                     ignore_fpu_irq;
778
779 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
780 #define ARCH_HAS_PREFETCHW
781 #define ARCH_HAS_SPINLOCK_PREFETCH
782
783 #ifdef CONFIG_X86_32
784 # define BASE_PREFETCH          ""
785 # define ARCH_HAS_PREFETCH
786 #else
787 # define BASE_PREFETCH          "prefetcht0 %P1"
788 #endif
789
790 /*
791  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
792  *
793  * It's not worth to care about 3dnow prefetches for the K6
794  * because they are microcoded there and very slow.
795  */
796 static inline void prefetch(const void *x)
797 {
798         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
799                           X86_FEATURE_XMM,
800                           "m" (*(const char *)x));
801 }
802
803 /*
804  * 3dnow prefetch to get an exclusive cache line.
805  * Useful for spinlocks to avoid one state transition in the
806  * cache coherency protocol:
807  */
808 static inline void prefetchw(const void *x)
809 {
810         alternative_input(BASE_PREFETCH, "prefetchw %P1",
811                           X86_FEATURE_3DNOWPREFETCH,
812                           "m" (*(const char *)x));
813 }
814
815 static inline void spin_lock_prefetch(const void *x)
816 {
817         prefetchw(x);
818 }
819
820 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
821                            TOP_OF_KERNEL_STACK_PADDING)
822
823 #define task_top_of_stack(task) ((unsigned long)(task_pt_regs(task) + 1))
824
825 #define task_pt_regs(task) \
826 ({                                                                      \
827         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
828         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
829         ((struct pt_regs *)__ptr) - 1;                                  \
830 })
831
832 #ifdef CONFIG_X86_32
833 /*
834  * User space process size: 3GB (default).
835  */
836 #define IA32_PAGE_OFFSET        PAGE_OFFSET
837 #define TASK_SIZE               PAGE_OFFSET
838 #define TASK_SIZE_LOW           TASK_SIZE
839 #define TASK_SIZE_MAX           TASK_SIZE
840 #define DEFAULT_MAP_WINDOW      TASK_SIZE
841 #define STACK_TOP               TASK_SIZE
842 #define STACK_TOP_MAX           STACK_TOP
843
844 #define INIT_THREAD  {                                                    \
845         .sp0                    = TOP_OF_INIT_STACK,                      \
846         .sysenter_cs            = __KERNEL_CS,                            \
847         .io_bitmap_ptr          = NULL,                                   \
848         .addr_limit             = KERNEL_DS,                              \
849 }
850
851 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
852
853 #else
854 /*
855  * User space process size.  This is the first address outside the user range.
856  * There are a few constraints that determine this:
857  *
858  * On Intel CPUs, if a SYSCALL instruction is at the highest canonical
859  * address, then that syscall will enter the kernel with a
860  * non-canonical return address, and SYSRET will explode dangerously.
861  * We avoid this particular problem by preventing anything executable
862  * from being mapped at the maximum canonical address.
863  *
864  * On AMD CPUs in the Ryzen family, there's a nasty bug in which the
865  * CPUs malfunction if they execute code from the highest canonical page.
866  * They'll speculate right off the end of the canonical space, and
867  * bad things happen.  This is worked around in the same way as the
868  * Intel problem.
869  *
870  * With page table isolation enabled, we map the LDT in ... [stay tuned]
871  */
872 #define TASK_SIZE_MAX   ((1UL << __VIRTUAL_MASK_SHIFT) - PAGE_SIZE)
873
874 #define DEFAULT_MAP_WINDOW      ((1UL << 47) - PAGE_SIZE)
875
876 /* This decides where the kernel will search for a free chunk of vm
877  * space during mmap's.
878  */
879 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
880                                         0xc0000000 : 0xFFFFe000)
881
882 #define TASK_SIZE_LOW           (test_thread_flag(TIF_ADDR32) ? \
883                                         IA32_PAGE_OFFSET : DEFAULT_MAP_WINDOW)
884 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
885                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
886 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
887                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
888
889 #define STACK_TOP               TASK_SIZE_LOW
890 #define STACK_TOP_MAX           TASK_SIZE_MAX
891
892 #define INIT_THREAD  {                                          \
893         .addr_limit             = KERNEL_DS,                    \
894 }
895
896 extern unsigned long KSTK_ESP(struct task_struct *task);
897
898 #endif /* CONFIG_X86_64 */
899
900 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
901                                                unsigned long new_sp);
902
903 /*
904  * This decides where the kernel will search for a free chunk of vm
905  * space during mmap's.
906  */
907 #define __TASK_UNMAPPED_BASE(task_size) (PAGE_ALIGN(task_size / 3))
908 #define TASK_UNMAPPED_BASE              __TASK_UNMAPPED_BASE(TASK_SIZE_LOW)
909
910 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
911
912 /* Get/set a process' ability to use the timestamp counter instruction */
913 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
914 #define SET_TSC_CTL(val)        set_tsc_mode((val))
915
916 extern int get_tsc_mode(unsigned long adr);
917 extern int set_tsc_mode(unsigned int val);
918
919 DECLARE_PER_CPU(u64, msr_misc_features_shadow);
920
921 /* Register/unregister a process' MPX related resource */
922 #define MPX_ENABLE_MANAGEMENT() mpx_enable_management()
923 #define MPX_DISABLE_MANAGEMENT()        mpx_disable_management()
924
925 #ifdef CONFIG_X86_INTEL_MPX
926 extern int mpx_enable_management(void);
927 extern int mpx_disable_management(void);
928 #else
929 static inline int mpx_enable_management(void)
930 {
931         return -EINVAL;
932 }
933 static inline int mpx_disable_management(void)
934 {
935         return -EINVAL;
936 }
937 #endif /* CONFIG_X86_INTEL_MPX */
938
939 #ifdef CONFIG_CPU_SUP_AMD
940 extern u16 amd_get_nb_id(int cpu);
941 extern u32 amd_get_nodes_per_socket(void);
942 #else
943 static inline u16 amd_get_nb_id(int cpu)                { return 0; }
944 static inline u32 amd_get_nodes_per_socket(void)        { return 0; }
945 #endif
946
947 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
948 {
949         uint32_t base, eax, signature[3];
950
951         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
952                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
953
954                 if (!memcmp(sig, signature, 12) &&
955                     (leaves == 0 || ((eax - base) >= leaves)))
956                         return base;
957         }
958
959         return 0;
960 }
961
962 extern unsigned long arch_align_stack(unsigned long sp);
963 extern void free_init_pages(char *what, unsigned long begin, unsigned long end);
964
965 void default_idle(void);
966 #ifdef  CONFIG_XEN
967 bool xen_set_default_idle(void);
968 #else
969 #define xen_set_default_idle 0
970 #endif
971
972 void stop_this_cpu(void *dummy);
973 void df_debug(struct pt_regs *regs, long error_code);
974 #endif /* _ASM_X86_PROCESSOR_H */