x86/mm: Use/Fix PCID to optimize user/kernel switches
[muen/linux.git] / arch / x86 / include / asm / tlbflush.h
1 /* SPDX-License-Identifier: GPL-2.0 */
2 #ifndef _ASM_X86_TLBFLUSH_H
3 #define _ASM_X86_TLBFLUSH_H
4
5 #include <linux/mm.h>
6 #include <linux/sched.h>
7
8 #include <asm/processor.h>
9 #include <asm/cpufeature.h>
10 #include <asm/special_insns.h>
11 #include <asm/smp.h>
12 #include <asm/invpcid.h>
13 #include <asm/pti.h>
14 #include <asm/processor-flags.h>
15
16 static inline u64 inc_mm_tlb_gen(struct mm_struct *mm)
17 {
18         /*
19          * Bump the generation count.  This also serves as a full barrier
20          * that synchronizes with switch_mm(): callers are required to order
21          * their read of mm_cpumask after their writes to the paging
22          * structures.
23          */
24         return atomic64_inc_return(&mm->context.tlb_gen);
25 }
26
27 /* There are 12 bits of space for ASIDS in CR3 */
28 #define CR3_HW_ASID_BITS                12
29
30 /*
31  * When enabled, PAGE_TABLE_ISOLATION consumes a single bit for
32  * user/kernel switches
33  */
34 #ifdef CONFIG_PAGE_TABLE_ISOLATION
35 # define PTI_CONSUMED_PCID_BITS 1
36 #else
37 # define PTI_CONSUMED_PCID_BITS 0
38 #endif
39
40 #define CR3_AVAIL_PCID_BITS (X86_CR3_PCID_BITS - PTI_CONSUMED_PCID_BITS)
41
42 /*
43  * ASIDs are zero-based: 0->MAX_AVAIL_ASID are valid.  -1 below to account
44  * for them being zero-based.  Another -1 is because ASID 0 is reserved for
45  * use by non-PCID-aware users.
46  */
47 #define MAX_ASID_AVAILABLE ((1 << CR3_AVAIL_PCID_BITS) - 2)
48
49 /*
50  * 6 because 6 should be plenty and struct tlb_state will fit in two cache
51  * lines.
52  */
53 #define TLB_NR_DYN_ASIDS        6
54
55 static inline u16 kern_pcid(u16 asid)
56 {
57         VM_WARN_ON_ONCE(asid > MAX_ASID_AVAILABLE);
58
59 #ifdef CONFIG_PAGE_TABLE_ISOLATION
60         /*
61          * Make sure that the dynamic ASID space does not confict with the
62          * bit we are using to switch between user and kernel ASIDs.
63          */
64         BUILD_BUG_ON(TLB_NR_DYN_ASIDS >= (1 << X86_CR3_PTI_SWITCH_BIT));
65
66         /*
67          * The ASID being passed in here should have respected the
68          * MAX_ASID_AVAILABLE and thus never have the switch bit set.
69          */
70         VM_WARN_ON_ONCE(asid & (1 << X86_CR3_PTI_SWITCH_BIT));
71 #endif
72         /*
73          * The dynamically-assigned ASIDs that get passed in are small
74          * (<TLB_NR_DYN_ASIDS).  They never have the high switch bit set,
75          * so do not bother to clear it.
76          *
77          * If PCID is on, ASID-aware code paths put the ASID+1 into the
78          * PCID bits.  This serves two purposes.  It prevents a nasty
79          * situation in which PCID-unaware code saves CR3, loads some other
80          * value (with PCID == 0), and then restores CR3, thus corrupting
81          * the TLB for ASID 0 if the saved ASID was nonzero.  It also means
82          * that any bugs involving loading a PCID-enabled CR3 with
83          * CR4.PCIDE off will trigger deterministically.
84          */
85         return asid + 1;
86 }
87
88 struct pgd_t;
89 static inline unsigned long build_cr3(pgd_t *pgd, u16 asid)
90 {
91         if (static_cpu_has(X86_FEATURE_PCID)) {
92                 return __sme_pa(pgd) | kern_pcid(asid);
93         } else {
94                 VM_WARN_ON_ONCE(asid != 0);
95                 return __sme_pa(pgd);
96         }
97 }
98
99 static inline unsigned long build_cr3_noflush(pgd_t *pgd, u16 asid)
100 {
101         VM_WARN_ON_ONCE(asid > MAX_ASID_AVAILABLE);
102         VM_WARN_ON_ONCE(!this_cpu_has(X86_FEATURE_PCID));
103         return __sme_pa(pgd) | kern_pcid(asid) | CR3_NOFLUSH;
104 }
105
106 #ifdef CONFIG_PARAVIRT
107 #include <asm/paravirt.h>
108 #else
109 #define __flush_tlb() __native_flush_tlb()
110 #define __flush_tlb_global() __native_flush_tlb_global()
111 #define __flush_tlb_single(addr) __native_flush_tlb_single(addr)
112 #endif
113
114 static inline bool tlb_defer_switch_to_init_mm(void)
115 {
116         /*
117          * If we have PCID, then switching to init_mm is reasonably
118          * fast.  If we don't have PCID, then switching to init_mm is
119          * quite slow, so we try to defer it in the hopes that we can
120          * avoid it entirely.  The latter approach runs the risk of
121          * receiving otherwise unnecessary IPIs.
122          *
123          * This choice is just a heuristic.  The tlb code can handle this
124          * function returning true or false regardless of whether we have
125          * PCID.
126          */
127         return !static_cpu_has(X86_FEATURE_PCID);
128 }
129
130 struct tlb_context {
131         u64 ctx_id;
132         u64 tlb_gen;
133 };
134
135 struct tlb_state {
136         /*
137          * cpu_tlbstate.loaded_mm should match CR3 whenever interrupts
138          * are on.  This means that it may not match current->active_mm,
139          * which will contain the previous user mm when we're in lazy TLB
140          * mode even if we've already switched back to swapper_pg_dir.
141          */
142         struct mm_struct *loaded_mm;
143         u16 loaded_mm_asid;
144         u16 next_asid;
145
146         /*
147          * We can be in one of several states:
148          *
149          *  - Actively using an mm.  Our CPU's bit will be set in
150          *    mm_cpumask(loaded_mm) and is_lazy == false;
151          *
152          *  - Not using a real mm.  loaded_mm == &init_mm.  Our CPU's bit
153          *    will not be set in mm_cpumask(&init_mm) and is_lazy == false.
154          *
155          *  - Lazily using a real mm.  loaded_mm != &init_mm, our bit
156          *    is set in mm_cpumask(loaded_mm), but is_lazy == true.
157          *    We're heuristically guessing that the CR3 load we
158          *    skipped more than makes up for the overhead added by
159          *    lazy mode.
160          */
161         bool is_lazy;
162
163         /*
164          * If set we changed the page tables in such a way that we
165          * needed an invalidation of all contexts (aka. PCIDs / ASIDs).
166          * This tells us to go invalidate all the non-loaded ctxs[]
167          * on the next context switch.
168          *
169          * The current ctx was kept up-to-date as it ran and does not
170          * need to be invalidated.
171          */
172         bool invalidate_other;
173
174         /*
175          * Mask that contains TLB_NR_DYN_ASIDS+1 bits to indicate
176          * the corresponding user PCID needs a flush next time we
177          * switch to it; see SWITCH_TO_USER_CR3.
178          */
179         unsigned short user_pcid_flush_mask;
180
181         /*
182          * Access to this CR4 shadow and to H/W CR4 is protected by
183          * disabling interrupts when modifying either one.
184          */
185         unsigned long cr4;
186
187         /*
188          * This is a list of all contexts that might exist in the TLB.
189          * There is one per ASID that we use, and the ASID (what the
190          * CPU calls PCID) is the index into ctxts.
191          *
192          * For each context, ctx_id indicates which mm the TLB's user
193          * entries came from.  As an invariant, the TLB will never
194          * contain entries that are out-of-date as when that mm reached
195          * the tlb_gen in the list.
196          *
197          * To be clear, this means that it's legal for the TLB code to
198          * flush the TLB without updating tlb_gen.  This can happen
199          * (for now, at least) due to paravirt remote flushes.
200          *
201          * NB: context 0 is a bit special, since it's also used by
202          * various bits of init code.  This is fine -- code that
203          * isn't aware of PCID will end up harmlessly flushing
204          * context 0.
205          */
206         struct tlb_context ctxs[TLB_NR_DYN_ASIDS];
207 };
208 DECLARE_PER_CPU_SHARED_ALIGNED(struct tlb_state, cpu_tlbstate);
209
210 /* Initialize cr4 shadow for this CPU. */
211 static inline void cr4_init_shadow(void)
212 {
213         this_cpu_write(cpu_tlbstate.cr4, __read_cr4());
214 }
215
216 /* Set in this cpu's CR4. */
217 static inline void cr4_set_bits(unsigned long mask)
218 {
219         unsigned long cr4;
220
221         cr4 = this_cpu_read(cpu_tlbstate.cr4);
222         if ((cr4 | mask) != cr4) {
223                 cr4 |= mask;
224                 this_cpu_write(cpu_tlbstate.cr4, cr4);
225                 __write_cr4(cr4);
226         }
227 }
228
229 /* Clear in this cpu's CR4. */
230 static inline void cr4_clear_bits(unsigned long mask)
231 {
232         unsigned long cr4;
233
234         cr4 = this_cpu_read(cpu_tlbstate.cr4);
235         if ((cr4 & ~mask) != cr4) {
236                 cr4 &= ~mask;
237                 this_cpu_write(cpu_tlbstate.cr4, cr4);
238                 __write_cr4(cr4);
239         }
240 }
241
242 static inline void cr4_toggle_bits(unsigned long mask)
243 {
244         unsigned long cr4;
245
246         cr4 = this_cpu_read(cpu_tlbstate.cr4);
247         cr4 ^= mask;
248         this_cpu_write(cpu_tlbstate.cr4, cr4);
249         __write_cr4(cr4);
250 }
251
252 /* Read the CR4 shadow. */
253 static inline unsigned long cr4_read_shadow(void)
254 {
255         return this_cpu_read(cpu_tlbstate.cr4);
256 }
257
258 /*
259  * Mark all other ASIDs as invalid, preserves the current.
260  */
261 static inline void invalidate_other_asid(void)
262 {
263         this_cpu_write(cpu_tlbstate.invalidate_other, true);
264 }
265
266 /*
267  * Save some of cr4 feature set we're using (e.g.  Pentium 4MB
268  * enable and PPro Global page enable), so that any CPU's that boot
269  * up after us can get the correct flags.  This should only be used
270  * during boot on the boot cpu.
271  */
272 extern unsigned long mmu_cr4_features;
273 extern u32 *trampoline_cr4_features;
274
275 static inline void cr4_set_bits_and_update_boot(unsigned long mask)
276 {
277         mmu_cr4_features |= mask;
278         if (trampoline_cr4_features)
279                 *trampoline_cr4_features = mmu_cr4_features;
280         cr4_set_bits(mask);
281 }
282
283 extern void initialize_tlbstate_and_flush(void);
284
285 /*
286  * Given an ASID, flush the corresponding user ASID.  We can delay this
287  * until the next time we switch to it.
288  *
289  * See SWITCH_TO_USER_CR3.
290  */
291 static inline void invalidate_user_asid(u16 asid)
292 {
293         /* There is no user ASID if address space separation is off */
294         if (!IS_ENABLED(CONFIG_PAGE_TABLE_ISOLATION))
295                 return;
296
297         /*
298          * We only have a single ASID if PCID is off and the CR3
299          * write will have flushed it.
300          */
301         if (!cpu_feature_enabled(X86_FEATURE_PCID))
302                 return;
303
304         if (!static_cpu_has(X86_FEATURE_PTI))
305                 return;
306
307         __set_bit(kern_pcid(asid),
308                   (unsigned long *)this_cpu_ptr(&cpu_tlbstate.user_pcid_flush_mask));
309 }
310
311 /*
312  * flush the entire current user mapping
313  */
314 static inline void __native_flush_tlb(void)
315 {
316         invalidate_user_asid(this_cpu_read(cpu_tlbstate.loaded_mm_asid));
317         /*
318          * If current->mm == NULL then we borrow a mm which may change
319          * during a task switch and therefore we must not be preempted
320          * while we write CR3 back:
321          */
322         preempt_disable();
323         native_write_cr3(__native_read_cr3());
324         preempt_enable();
325 }
326
327 /*
328  * flush everything
329  */
330 static inline void __native_flush_tlb_global(void)
331 {
332         unsigned long cr4, flags;
333
334         if (static_cpu_has(X86_FEATURE_INVPCID)) {
335                 /*
336                  * Using INVPCID is considerably faster than a pair of writes
337                  * to CR4 sandwiched inside an IRQ flag save/restore.
338                  */
339                 invpcid_flush_all();
340                 return;
341         }
342
343         /*
344          * Read-modify-write to CR4 - protect it from preemption and
345          * from interrupts. (Use the raw variant because this code can
346          * be called from deep inside debugging code.)
347          */
348         raw_local_irq_save(flags);
349
350         cr4 = this_cpu_read(cpu_tlbstate.cr4);
351         /* toggle PGE */
352         native_write_cr4(cr4 ^ X86_CR4_PGE);
353         /* write old PGE again and flush TLBs */
354         native_write_cr4(cr4);
355
356         raw_local_irq_restore(flags);
357 }
358
359 /*
360  * flush one page in the user mapping
361  */
362 static inline void __native_flush_tlb_single(unsigned long addr)
363 {
364         u32 loaded_mm_asid = this_cpu_read(cpu_tlbstate.loaded_mm_asid);
365
366         asm volatile("invlpg (%0)" ::"r" (addr) : "memory");
367
368         if (!static_cpu_has(X86_FEATURE_PTI))
369                 return;
370
371         invalidate_user_asid(loaded_mm_asid);
372 }
373
374 /*
375  * flush everything
376  */
377 static inline void __flush_tlb_all(void)
378 {
379         if (boot_cpu_has(X86_FEATURE_PGE)) {
380                 __flush_tlb_global();
381         } else {
382                 /*
383                  * !PGE -> !PCID (setup_pcid()), thus every flush is total.
384                  */
385                 __flush_tlb();
386         }
387 }
388
389 /*
390  * flush one page in the kernel mapping
391  */
392 static inline void __flush_tlb_one(unsigned long addr)
393 {
394         count_vm_tlb_event(NR_TLB_LOCAL_FLUSH_ONE);
395         __flush_tlb_single(addr);
396
397         if (!static_cpu_has(X86_FEATURE_PTI))
398                 return;
399
400         /*
401          * __flush_tlb_single() will have cleared the TLB entry for this ASID,
402          * but since kernel space is replicated across all, we must also
403          * invalidate all others.
404          */
405         invalidate_other_asid();
406 }
407
408 #define TLB_FLUSH_ALL   -1UL
409
410 /*
411  * TLB flushing:
412  *
413  *  - flush_tlb_all() flushes all processes TLBs
414  *  - flush_tlb_mm(mm) flushes the specified mm context TLB's
415  *  - flush_tlb_page(vma, vmaddr) flushes one page
416  *  - flush_tlb_range(vma, start, end) flushes a range of pages
417  *  - flush_tlb_kernel_range(start, end) flushes a range of kernel pages
418  *  - flush_tlb_others(cpumask, info) flushes TLBs on other cpus
419  *
420  * ..but the i386 has somewhat limited tlb flushing capabilities,
421  * and page-granular flushes are available only on i486 and up.
422  */
423 struct flush_tlb_info {
424         /*
425          * We support several kinds of flushes.
426          *
427          * - Fully flush a single mm.  .mm will be set, .end will be
428          *   TLB_FLUSH_ALL, and .new_tlb_gen will be the tlb_gen to
429          *   which the IPI sender is trying to catch us up.
430          *
431          * - Partially flush a single mm.  .mm will be set, .start and
432          *   .end will indicate the range, and .new_tlb_gen will be set
433          *   such that the changes between generation .new_tlb_gen-1 and
434          *   .new_tlb_gen are entirely contained in the indicated range.
435          *
436          * - Fully flush all mms whose tlb_gens have been updated.  .mm
437          *   will be NULL, .end will be TLB_FLUSH_ALL, and .new_tlb_gen
438          *   will be zero.
439          */
440         struct mm_struct        *mm;
441         unsigned long           start;
442         unsigned long           end;
443         u64                     new_tlb_gen;
444 };
445
446 #define local_flush_tlb() __flush_tlb()
447
448 #define flush_tlb_mm(mm)        flush_tlb_mm_range(mm, 0UL, TLB_FLUSH_ALL, 0UL)
449
450 #define flush_tlb_range(vma, start, end)        \
451                 flush_tlb_mm_range(vma->vm_mm, start, end, vma->vm_flags)
452
453 extern void flush_tlb_all(void);
454 extern void flush_tlb_mm_range(struct mm_struct *mm, unsigned long start,
455                                 unsigned long end, unsigned long vmflag);
456 extern void flush_tlb_kernel_range(unsigned long start, unsigned long end);
457
458 static inline void flush_tlb_page(struct vm_area_struct *vma, unsigned long a)
459 {
460         flush_tlb_mm_range(vma->vm_mm, a, a + PAGE_SIZE, VM_NONE);
461 }
462
463 void native_flush_tlb_others(const struct cpumask *cpumask,
464                              const struct flush_tlb_info *info);
465
466 static inline void arch_tlbbatch_add_mm(struct arch_tlbflush_unmap_batch *batch,
467                                         struct mm_struct *mm)
468 {
469         inc_mm_tlb_gen(mm);
470         cpumask_or(&batch->cpumask, &batch->cpumask, mm_cpumask(mm));
471 }
472
473 extern void arch_tlbbatch_flush(struct arch_tlbflush_unmap_batch *batch);
474
475 #ifndef CONFIG_PARAVIRT
476 #define flush_tlb_others(mask, info)    \
477         native_flush_tlb_others(mask, info)
478 #endif
479
480 #endif /* _ASM_X86_TLBFLUSH_H */