x86/fault: Plumb error code and fault address through to fault handlers
[muen/linux.git] / arch / x86 / kernel / cpu / mcheck / mce.c
1 /*
2  * Machine check handler.
3  *
4  * K8 parts Copyright 2002,2003 Andi Kleen, SuSE Labs.
5  * Rest from unknown author(s).
6  * 2004 Andi Kleen. Rewrote most of it.
7  * Copyright 2008 Intel Corporation
8  * Author: Andi Kleen
9  */
10
11 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
12
13 #include <linux/thread_info.h>
14 #include <linux/capability.h>
15 #include <linux/miscdevice.h>
16 #include <linux/ratelimit.h>
17 #include <linux/rcupdate.h>
18 #include <linux/kobject.h>
19 #include <linux/uaccess.h>
20 #include <linux/kdebug.h>
21 #include <linux/kernel.h>
22 #include <linux/percpu.h>
23 #include <linux/string.h>
24 #include <linux/device.h>
25 #include <linux/syscore_ops.h>
26 #include <linux/delay.h>
27 #include <linux/ctype.h>
28 #include <linux/sched.h>
29 #include <linux/sysfs.h>
30 #include <linux/types.h>
31 #include <linux/slab.h>
32 #include <linux/init.h>
33 #include <linux/kmod.h>
34 #include <linux/poll.h>
35 #include <linux/nmi.h>
36 #include <linux/cpu.h>
37 #include <linux/ras.h>
38 #include <linux/smp.h>
39 #include <linux/fs.h>
40 #include <linux/mm.h>
41 #include <linux/debugfs.h>
42 #include <linux/irq_work.h>
43 #include <linux/export.h>
44 #include <linux/jump_label.h>
45 #include <linux/set_memory.h>
46
47 #include <asm/intel-family.h>
48 #include <asm/processor.h>
49 #include <asm/traps.h>
50 #include <asm/tlbflush.h>
51 #include <asm/mce.h>
52 #include <asm/msr.h>
53 #include <asm/reboot.h>
54
55 #include "mce-internal.h"
56
57 static DEFINE_MUTEX(mce_log_mutex);
58
59 /* sysfs synchronization */
60 static DEFINE_MUTEX(mce_sysfs_mutex);
61
62 #define CREATE_TRACE_POINTS
63 #include <trace/events/mce.h>
64
65 #define SPINUNIT                100     /* 100ns */
66
67 DEFINE_PER_CPU(unsigned, mce_exception_count);
68
69 struct mce_bank *mce_banks __read_mostly;
70 struct mce_vendor_flags mce_flags __read_mostly;
71
72 struct mca_config mca_cfg __read_mostly = {
73         .bootlog  = -1,
74         /*
75          * Tolerant levels:
76          * 0: always panic on uncorrected errors, log corrected errors
77          * 1: panic or SIGBUS on uncorrected errors, log corrected errors
78          * 2: SIGBUS or log uncorrected errors (if possible), log corr. errors
79          * 3: never panic or SIGBUS, log all errors (for testing only)
80          */
81         .tolerant = 1,
82         .monarch_timeout = -1
83 };
84
85 static DEFINE_PER_CPU(struct mce, mces_seen);
86 static unsigned long mce_need_notify;
87 static int cpu_missing;
88
89 /*
90  * MCA banks polled by the period polling timer for corrected events.
91  * With Intel CMCI, this only has MCA banks which do not support CMCI (if any).
92  */
93 DEFINE_PER_CPU(mce_banks_t, mce_poll_banks) = {
94         [0 ... BITS_TO_LONGS(MAX_NR_BANKS)-1] = ~0UL
95 };
96
97 /*
98  * MCA banks controlled through firmware first for corrected errors.
99  * This is a global list of banks for which we won't enable CMCI and we
100  * won't poll. Firmware controls these banks and is responsible for
101  * reporting corrected errors through GHES. Uncorrected/recoverable
102  * errors are still notified through a machine check.
103  */
104 mce_banks_t mce_banks_ce_disabled;
105
106 static struct work_struct mce_work;
107 static struct irq_work mce_irq_work;
108
109 static void (*quirk_no_way_out)(int bank, struct mce *m, struct pt_regs *regs);
110
111 /*
112  * CPU/chipset specific EDAC code can register a notifier call here to print
113  * MCE errors in a human-readable form.
114  */
115 BLOCKING_NOTIFIER_HEAD(x86_mce_decoder_chain);
116
117 /* Do initial initialization of a struct mce */
118 void mce_setup(struct mce *m)
119 {
120         memset(m, 0, sizeof(struct mce));
121         m->cpu = m->extcpu = smp_processor_id();
122         /* need the internal __ version to avoid deadlocks */
123         m->time = __ktime_get_real_seconds();
124         m->cpuvendor = boot_cpu_data.x86_vendor;
125         m->cpuid = cpuid_eax(1);
126         m->socketid = cpu_data(m->extcpu).phys_proc_id;
127         m->apicid = cpu_data(m->extcpu).initial_apicid;
128         rdmsrl(MSR_IA32_MCG_CAP, m->mcgcap);
129
130         if (this_cpu_has(X86_FEATURE_INTEL_PPIN))
131                 rdmsrl(MSR_PPIN, m->ppin);
132
133         m->microcode = boot_cpu_data.microcode;
134 }
135
136 DEFINE_PER_CPU(struct mce, injectm);
137 EXPORT_PER_CPU_SYMBOL_GPL(injectm);
138
139 void mce_log(struct mce *m)
140 {
141         if (!mce_gen_pool_add(m))
142                 irq_work_queue(&mce_irq_work);
143 }
144
145 void mce_inject_log(struct mce *m)
146 {
147         mutex_lock(&mce_log_mutex);
148         mce_log(m);
149         mutex_unlock(&mce_log_mutex);
150 }
151 EXPORT_SYMBOL_GPL(mce_inject_log);
152
153 static struct notifier_block mce_srao_nb;
154
155 /*
156  * We run the default notifier if we have only the SRAO, the first and the
157  * default notifier registered. I.e., the mandatory NUM_DEFAULT_NOTIFIERS
158  * notifiers registered on the chain.
159  */
160 #define NUM_DEFAULT_NOTIFIERS   3
161 static atomic_t num_notifiers;
162
163 void mce_register_decode_chain(struct notifier_block *nb)
164 {
165         if (WARN_ON(nb->priority > MCE_PRIO_MCELOG && nb->priority < MCE_PRIO_EDAC))
166                 return;
167
168         atomic_inc(&num_notifiers);
169
170         blocking_notifier_chain_register(&x86_mce_decoder_chain, nb);
171 }
172 EXPORT_SYMBOL_GPL(mce_register_decode_chain);
173
174 void mce_unregister_decode_chain(struct notifier_block *nb)
175 {
176         atomic_dec(&num_notifiers);
177
178         blocking_notifier_chain_unregister(&x86_mce_decoder_chain, nb);
179 }
180 EXPORT_SYMBOL_GPL(mce_unregister_decode_chain);
181
182 static inline u32 ctl_reg(int bank)
183 {
184         return MSR_IA32_MCx_CTL(bank);
185 }
186
187 static inline u32 status_reg(int bank)
188 {
189         return MSR_IA32_MCx_STATUS(bank);
190 }
191
192 static inline u32 addr_reg(int bank)
193 {
194         return MSR_IA32_MCx_ADDR(bank);
195 }
196
197 static inline u32 misc_reg(int bank)
198 {
199         return MSR_IA32_MCx_MISC(bank);
200 }
201
202 static inline u32 smca_ctl_reg(int bank)
203 {
204         return MSR_AMD64_SMCA_MCx_CTL(bank);
205 }
206
207 static inline u32 smca_status_reg(int bank)
208 {
209         return MSR_AMD64_SMCA_MCx_STATUS(bank);
210 }
211
212 static inline u32 smca_addr_reg(int bank)
213 {
214         return MSR_AMD64_SMCA_MCx_ADDR(bank);
215 }
216
217 static inline u32 smca_misc_reg(int bank)
218 {
219         return MSR_AMD64_SMCA_MCx_MISC(bank);
220 }
221
222 struct mca_msr_regs msr_ops = {
223         .ctl    = ctl_reg,
224         .status = status_reg,
225         .addr   = addr_reg,
226         .misc   = misc_reg
227 };
228
229 static void __print_mce(struct mce *m)
230 {
231         pr_emerg(HW_ERR "CPU %d: Machine Check%s: %Lx Bank %d: %016Lx\n",
232                  m->extcpu,
233                  (m->mcgstatus & MCG_STATUS_MCIP ? " Exception" : ""),
234                  m->mcgstatus, m->bank, m->status);
235
236         if (m->ip) {
237                 pr_emerg(HW_ERR "RIP%s %02x:<%016Lx> ",
238                         !(m->mcgstatus & MCG_STATUS_EIPV) ? " !INEXACT!" : "",
239                         m->cs, m->ip);
240
241                 if (m->cs == __KERNEL_CS)
242                         pr_cont("{%pS}", (void *)(unsigned long)m->ip);
243                 pr_cont("\n");
244         }
245
246         pr_emerg(HW_ERR "TSC %llx ", m->tsc);
247         if (m->addr)
248                 pr_cont("ADDR %llx ", m->addr);
249         if (m->misc)
250                 pr_cont("MISC %llx ", m->misc);
251
252         if (mce_flags.smca) {
253                 if (m->synd)
254                         pr_cont("SYND %llx ", m->synd);
255                 if (m->ipid)
256                         pr_cont("IPID %llx ", m->ipid);
257         }
258
259         pr_cont("\n");
260         /*
261          * Note this output is parsed by external tools and old fields
262          * should not be changed.
263          */
264         pr_emerg(HW_ERR "PROCESSOR %u:%x TIME %llu SOCKET %u APIC %x microcode %x\n",
265                 m->cpuvendor, m->cpuid, m->time, m->socketid, m->apicid,
266                 m->microcode);
267 }
268
269 static void print_mce(struct mce *m)
270 {
271         __print_mce(m);
272
273         if (m->cpuvendor != X86_VENDOR_AMD)
274                 pr_emerg_ratelimited(HW_ERR "Run the above through 'mcelog --ascii'\n");
275 }
276
277 #define PANIC_TIMEOUT 5 /* 5 seconds */
278
279 static atomic_t mce_panicked;
280
281 static int fake_panic;
282 static atomic_t mce_fake_panicked;
283
284 /* Panic in progress. Enable interrupts and wait for final IPI */
285 static void wait_for_panic(void)
286 {
287         long timeout = PANIC_TIMEOUT*USEC_PER_SEC;
288
289         preempt_disable();
290         local_irq_enable();
291         while (timeout-- > 0)
292                 udelay(1);
293         if (panic_timeout == 0)
294                 panic_timeout = mca_cfg.panic_timeout;
295         panic("Panicing machine check CPU died");
296 }
297
298 static void mce_panic(const char *msg, struct mce *final, char *exp)
299 {
300         int apei_err = 0;
301         struct llist_node *pending;
302         struct mce_evt_llist *l;
303
304         if (!fake_panic) {
305                 /*
306                  * Make sure only one CPU runs in machine check panic
307                  */
308                 if (atomic_inc_return(&mce_panicked) > 1)
309                         wait_for_panic();
310                 barrier();
311
312                 bust_spinlocks(1);
313                 console_verbose();
314         } else {
315                 /* Don't log too much for fake panic */
316                 if (atomic_inc_return(&mce_fake_panicked) > 1)
317                         return;
318         }
319         pending = mce_gen_pool_prepare_records();
320         /* First print corrected ones that are still unlogged */
321         llist_for_each_entry(l, pending, llnode) {
322                 struct mce *m = &l->mce;
323                 if (!(m->status & MCI_STATUS_UC)) {
324                         print_mce(m);
325                         if (!apei_err)
326                                 apei_err = apei_write_mce(m);
327                 }
328         }
329         /* Now print uncorrected but with the final one last */
330         llist_for_each_entry(l, pending, llnode) {
331                 struct mce *m = &l->mce;
332                 if (!(m->status & MCI_STATUS_UC))
333                         continue;
334                 if (!final || mce_cmp(m, final)) {
335                         print_mce(m);
336                         if (!apei_err)
337                                 apei_err = apei_write_mce(m);
338                 }
339         }
340         if (final) {
341                 print_mce(final);
342                 if (!apei_err)
343                         apei_err = apei_write_mce(final);
344         }
345         if (cpu_missing)
346                 pr_emerg(HW_ERR "Some CPUs didn't answer in synchronization\n");
347         if (exp)
348                 pr_emerg(HW_ERR "Machine check: %s\n", exp);
349         if (!fake_panic) {
350                 if (panic_timeout == 0)
351                         panic_timeout = mca_cfg.panic_timeout;
352                 panic(msg);
353         } else
354                 pr_emerg(HW_ERR "Fake kernel panic: %s\n", msg);
355 }
356
357 /* Support code for software error injection */
358
359 static int msr_to_offset(u32 msr)
360 {
361         unsigned bank = __this_cpu_read(injectm.bank);
362
363         if (msr == mca_cfg.rip_msr)
364                 return offsetof(struct mce, ip);
365         if (msr == msr_ops.status(bank))
366                 return offsetof(struct mce, status);
367         if (msr == msr_ops.addr(bank))
368                 return offsetof(struct mce, addr);
369         if (msr == msr_ops.misc(bank))
370                 return offsetof(struct mce, misc);
371         if (msr == MSR_IA32_MCG_STATUS)
372                 return offsetof(struct mce, mcgstatus);
373         return -1;
374 }
375
376 /* MSR access wrappers used for error injection */
377 static u64 mce_rdmsrl(u32 msr)
378 {
379         u64 v;
380
381         if (__this_cpu_read(injectm.finished)) {
382                 int offset = msr_to_offset(msr);
383
384                 if (offset < 0)
385                         return 0;
386                 return *(u64 *)((char *)this_cpu_ptr(&injectm) + offset);
387         }
388
389         if (rdmsrl_safe(msr, &v)) {
390                 WARN_ONCE(1, "mce: Unable to read MSR 0x%x!\n", msr);
391                 /*
392                  * Return zero in case the access faulted. This should
393                  * not happen normally but can happen if the CPU does
394                  * something weird, or if the code is buggy.
395                  */
396                 v = 0;
397         }
398
399         return v;
400 }
401
402 static void mce_wrmsrl(u32 msr, u64 v)
403 {
404         if (__this_cpu_read(injectm.finished)) {
405                 int offset = msr_to_offset(msr);
406
407                 if (offset >= 0)
408                         *(u64 *)((char *)this_cpu_ptr(&injectm) + offset) = v;
409                 return;
410         }
411         wrmsrl(msr, v);
412 }
413
414 /*
415  * Collect all global (w.r.t. this processor) status about this machine
416  * check into our "mce" struct so that we can use it later to assess
417  * the severity of the problem as we read per-bank specific details.
418  */
419 static inline void mce_gather_info(struct mce *m, struct pt_regs *regs)
420 {
421         mce_setup(m);
422
423         m->mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
424         if (regs) {
425                 /*
426                  * Get the address of the instruction at the time of
427                  * the machine check error.
428                  */
429                 if (m->mcgstatus & (MCG_STATUS_RIPV|MCG_STATUS_EIPV)) {
430                         m->ip = regs->ip;
431                         m->cs = regs->cs;
432
433                         /*
434                          * When in VM86 mode make the cs look like ring 3
435                          * always. This is a lie, but it's better than passing
436                          * the additional vm86 bit around everywhere.
437                          */
438                         if (v8086_mode(regs))
439                                 m->cs |= 3;
440                 }
441                 /* Use accurate RIP reporting if available. */
442                 if (mca_cfg.rip_msr)
443                         m->ip = mce_rdmsrl(mca_cfg.rip_msr);
444         }
445 }
446
447 int mce_available(struct cpuinfo_x86 *c)
448 {
449         if (mca_cfg.disabled)
450                 return 0;
451         return cpu_has(c, X86_FEATURE_MCE) && cpu_has(c, X86_FEATURE_MCA);
452 }
453
454 static void mce_schedule_work(void)
455 {
456         if (!mce_gen_pool_empty())
457                 schedule_work(&mce_work);
458 }
459
460 static void mce_irq_work_cb(struct irq_work *entry)
461 {
462         mce_schedule_work();
463 }
464
465 static void mce_report_event(struct pt_regs *regs)
466 {
467         if (regs->flags & (X86_VM_MASK|X86_EFLAGS_IF)) {
468                 mce_notify_irq();
469                 /*
470                  * Triggering the work queue here is just an insurance
471                  * policy in case the syscall exit notify handler
472                  * doesn't run soon enough or ends up running on the
473                  * wrong CPU (can happen when audit sleeps)
474                  */
475                 mce_schedule_work();
476                 return;
477         }
478
479         irq_work_queue(&mce_irq_work);
480 }
481
482 /*
483  * Check if the address reported by the CPU is in a format we can parse.
484  * It would be possible to add code for most other cases, but all would
485  * be somewhat complicated (e.g. segment offset would require an instruction
486  * parser). So only support physical addresses up to page granuality for now.
487  */
488 static int mce_usable_address(struct mce *m)
489 {
490         if (!(m->status & MCI_STATUS_ADDRV))
491                 return 0;
492
493         /* Checks after this one are Intel-specific: */
494         if (boot_cpu_data.x86_vendor != X86_VENDOR_INTEL)
495                 return 1;
496
497         if (!(m->status & MCI_STATUS_MISCV))
498                 return 0;
499
500         if (MCI_MISC_ADDR_LSB(m->misc) > PAGE_SHIFT)
501                 return 0;
502
503         if (MCI_MISC_ADDR_MODE(m->misc) != MCI_MISC_ADDR_PHYS)
504                 return 0;
505
506         return 1;
507 }
508
509 bool mce_is_memory_error(struct mce *m)
510 {
511         if (m->cpuvendor == X86_VENDOR_AMD) {
512                 return amd_mce_is_memory_error(m);
513
514         } else if (m->cpuvendor == X86_VENDOR_INTEL) {
515                 /*
516                  * Intel SDM Volume 3B - 15.9.2 Compound Error Codes
517                  *
518                  * Bit 7 of the MCACOD field of IA32_MCi_STATUS is used for
519                  * indicating a memory error. Bit 8 is used for indicating a
520                  * cache hierarchy error. The combination of bit 2 and bit 3
521                  * is used for indicating a `generic' cache hierarchy error
522                  * But we can't just blindly check the above bits, because if
523                  * bit 11 is set, then it is a bus/interconnect error - and
524                  * either way the above bits just gives more detail on what
525                  * bus/interconnect error happened. Note that bit 12 can be
526                  * ignored, as it's the "filter" bit.
527                  */
528                 return (m->status & 0xef80) == BIT(7) ||
529                        (m->status & 0xef00) == BIT(8) ||
530                        (m->status & 0xeffc) == 0xc;
531         }
532
533         return false;
534 }
535 EXPORT_SYMBOL_GPL(mce_is_memory_error);
536
537 static bool mce_is_correctable(struct mce *m)
538 {
539         if (m->cpuvendor == X86_VENDOR_AMD && m->status & MCI_STATUS_DEFERRED)
540                 return false;
541
542         if (m->status & MCI_STATUS_UC)
543                 return false;
544
545         return true;
546 }
547
548 static bool cec_add_mce(struct mce *m)
549 {
550         if (!m)
551                 return false;
552
553         /* We eat only correctable DRAM errors with usable addresses. */
554         if (mce_is_memory_error(m) &&
555             mce_is_correctable(m)  &&
556             mce_usable_address(m))
557                 if (!cec_add_elem(m->addr >> PAGE_SHIFT))
558                         return true;
559
560         return false;
561 }
562
563 static int mce_first_notifier(struct notifier_block *nb, unsigned long val,
564                               void *data)
565 {
566         struct mce *m = (struct mce *)data;
567
568         if (!m)
569                 return NOTIFY_DONE;
570
571         if (cec_add_mce(m))
572                 return NOTIFY_STOP;
573
574         /* Emit the trace record: */
575         trace_mce_record(m);
576
577         set_bit(0, &mce_need_notify);
578
579         mce_notify_irq();
580
581         return NOTIFY_DONE;
582 }
583
584 static struct notifier_block first_nb = {
585         .notifier_call  = mce_first_notifier,
586         .priority       = MCE_PRIO_FIRST,
587 };
588
589 static int srao_decode_notifier(struct notifier_block *nb, unsigned long val,
590                                 void *data)
591 {
592         struct mce *mce = (struct mce *)data;
593         unsigned long pfn;
594
595         if (!mce)
596                 return NOTIFY_DONE;
597
598         if (mce_usable_address(mce) && (mce->severity == MCE_AO_SEVERITY)) {
599                 pfn = mce->addr >> PAGE_SHIFT;
600                 if (!memory_failure(pfn, 0))
601                         set_mce_nospec(pfn);
602         }
603
604         return NOTIFY_OK;
605 }
606 static struct notifier_block mce_srao_nb = {
607         .notifier_call  = srao_decode_notifier,
608         .priority       = MCE_PRIO_SRAO,
609 };
610
611 static int mce_default_notifier(struct notifier_block *nb, unsigned long val,
612                                 void *data)
613 {
614         struct mce *m = (struct mce *)data;
615
616         if (!m)
617                 return NOTIFY_DONE;
618
619         if (atomic_read(&num_notifiers) > NUM_DEFAULT_NOTIFIERS)
620                 return NOTIFY_DONE;
621
622         __print_mce(m);
623
624         return NOTIFY_DONE;
625 }
626
627 static struct notifier_block mce_default_nb = {
628         .notifier_call  = mce_default_notifier,
629         /* lowest prio, we want it to run last. */
630         .priority       = MCE_PRIO_LOWEST,
631 };
632
633 /*
634  * Read ADDR and MISC registers.
635  */
636 static void mce_read_aux(struct mce *m, int i)
637 {
638         if (m->status & MCI_STATUS_MISCV)
639                 m->misc = mce_rdmsrl(msr_ops.misc(i));
640
641         if (m->status & MCI_STATUS_ADDRV) {
642                 m->addr = mce_rdmsrl(msr_ops.addr(i));
643
644                 /*
645                  * Mask the reported address by the reported granularity.
646                  */
647                 if (mca_cfg.ser && (m->status & MCI_STATUS_MISCV)) {
648                         u8 shift = MCI_MISC_ADDR_LSB(m->misc);
649                         m->addr >>= shift;
650                         m->addr <<= shift;
651                 }
652
653                 /*
654                  * Extract [55:<lsb>] where lsb is the least significant
655                  * *valid* bit of the address bits.
656                  */
657                 if (mce_flags.smca) {
658                         u8 lsb = (m->addr >> 56) & 0x3f;
659
660                         m->addr &= GENMASK_ULL(55, lsb);
661                 }
662         }
663
664         if (mce_flags.smca) {
665                 m->ipid = mce_rdmsrl(MSR_AMD64_SMCA_MCx_IPID(i));
666
667                 if (m->status & MCI_STATUS_SYNDV)
668                         m->synd = mce_rdmsrl(MSR_AMD64_SMCA_MCx_SYND(i));
669         }
670 }
671
672 DEFINE_PER_CPU(unsigned, mce_poll_count);
673
674 /*
675  * Poll for corrected events or events that happened before reset.
676  * Those are just logged through /dev/mcelog.
677  *
678  * This is executed in standard interrupt context.
679  *
680  * Note: spec recommends to panic for fatal unsignalled
681  * errors here. However this would be quite problematic --
682  * we would need to reimplement the Monarch handling and
683  * it would mess up the exclusion between exception handler
684  * and poll hander -- * so we skip this for now.
685  * These cases should not happen anyways, or only when the CPU
686  * is already totally * confused. In this case it's likely it will
687  * not fully execute the machine check handler either.
688  */
689 bool machine_check_poll(enum mcp_flags flags, mce_banks_t *b)
690 {
691         bool error_seen = false;
692         struct mce m;
693         int i;
694
695         this_cpu_inc(mce_poll_count);
696
697         mce_gather_info(&m, NULL);
698
699         if (flags & MCP_TIMESTAMP)
700                 m.tsc = rdtsc();
701
702         for (i = 0; i < mca_cfg.banks; i++) {
703                 if (!mce_banks[i].ctl || !test_bit(i, *b))
704                         continue;
705
706                 m.misc = 0;
707                 m.addr = 0;
708                 m.bank = i;
709
710                 barrier();
711                 m.status = mce_rdmsrl(msr_ops.status(i));
712                 if (!(m.status & MCI_STATUS_VAL))
713                         continue;
714
715                 /*
716                  * Uncorrected or signalled events are handled by the exception
717                  * handler when it is enabled, so don't process those here.
718                  *
719                  * TBD do the same check for MCI_STATUS_EN here?
720                  */
721                 if (!(flags & MCP_UC) &&
722                     (m.status & (mca_cfg.ser ? MCI_STATUS_S : MCI_STATUS_UC)))
723                         continue;
724
725                 error_seen = true;
726
727                 mce_read_aux(&m, i);
728
729                 m.severity = mce_severity(&m, mca_cfg.tolerant, NULL, false);
730
731                 /*
732                  * Don't get the IP here because it's unlikely to
733                  * have anything to do with the actual error location.
734                  */
735                 if (!(flags & MCP_DONTLOG) && !mca_cfg.dont_log_ce)
736                         mce_log(&m);
737                 else if (mce_usable_address(&m)) {
738                         /*
739                          * Although we skipped logging this, we still want
740                          * to take action. Add to the pool so the registered
741                          * notifiers will see it.
742                          */
743                         if (!mce_gen_pool_add(&m))
744                                 mce_schedule_work();
745                 }
746
747                 /*
748                  * Clear state for this bank.
749                  */
750                 mce_wrmsrl(msr_ops.status(i), 0);
751         }
752
753         /*
754          * Don't clear MCG_STATUS here because it's only defined for
755          * exceptions.
756          */
757
758         sync_core();
759
760         return error_seen;
761 }
762 EXPORT_SYMBOL_GPL(machine_check_poll);
763
764 /*
765  * Do a quick check if any of the events requires a panic.
766  * This decides if we keep the events around or clear them.
767  */
768 static int mce_no_way_out(struct mce *m, char **msg, unsigned long *validp,
769                           struct pt_regs *regs)
770 {
771         char *tmp;
772         int i;
773
774         for (i = 0; i < mca_cfg.banks; i++) {
775                 m->status = mce_rdmsrl(msr_ops.status(i));
776                 if (!(m->status & MCI_STATUS_VAL))
777                         continue;
778
779                 __set_bit(i, validp);
780                 if (quirk_no_way_out)
781                         quirk_no_way_out(i, m, regs);
782
783                 if (mce_severity(m, mca_cfg.tolerant, &tmp, true) >= MCE_PANIC_SEVERITY) {
784                         mce_read_aux(m, i);
785                         *msg = tmp;
786                         return 1;
787                 }
788         }
789         return 0;
790 }
791
792 /*
793  * Variable to establish order between CPUs while scanning.
794  * Each CPU spins initially until executing is equal its number.
795  */
796 static atomic_t mce_executing;
797
798 /*
799  * Defines order of CPUs on entry. First CPU becomes Monarch.
800  */
801 static atomic_t mce_callin;
802
803 /*
804  * Check if a timeout waiting for other CPUs happened.
805  */
806 static int mce_timed_out(u64 *t, const char *msg)
807 {
808         /*
809          * The others already did panic for some reason.
810          * Bail out like in a timeout.
811          * rmb() to tell the compiler that system_state
812          * might have been modified by someone else.
813          */
814         rmb();
815         if (atomic_read(&mce_panicked))
816                 wait_for_panic();
817         if (!mca_cfg.monarch_timeout)
818                 goto out;
819         if ((s64)*t < SPINUNIT) {
820                 if (mca_cfg.tolerant <= 1)
821                         mce_panic(msg, NULL, NULL);
822                 cpu_missing = 1;
823                 return 1;
824         }
825         *t -= SPINUNIT;
826 out:
827         touch_nmi_watchdog();
828         return 0;
829 }
830
831 /*
832  * The Monarch's reign.  The Monarch is the CPU who entered
833  * the machine check handler first. It waits for the others to
834  * raise the exception too and then grades them. When any
835  * error is fatal panic. Only then let the others continue.
836  *
837  * The other CPUs entering the MCE handler will be controlled by the
838  * Monarch. They are called Subjects.
839  *
840  * This way we prevent any potential data corruption in a unrecoverable case
841  * and also makes sure always all CPU's errors are examined.
842  *
843  * Also this detects the case of a machine check event coming from outer
844  * space (not detected by any CPUs) In this case some external agent wants
845  * us to shut down, so panic too.
846  *
847  * The other CPUs might still decide to panic if the handler happens
848  * in a unrecoverable place, but in this case the system is in a semi-stable
849  * state and won't corrupt anything by itself. It's ok to let the others
850  * continue for a bit first.
851  *
852  * All the spin loops have timeouts; when a timeout happens a CPU
853  * typically elects itself to be Monarch.
854  */
855 static void mce_reign(void)
856 {
857         int cpu;
858         struct mce *m = NULL;
859         int global_worst = 0;
860         char *msg = NULL;
861         char *nmsg = NULL;
862
863         /*
864          * This CPU is the Monarch and the other CPUs have run
865          * through their handlers.
866          * Grade the severity of the errors of all the CPUs.
867          */
868         for_each_possible_cpu(cpu) {
869                 int severity = mce_severity(&per_cpu(mces_seen, cpu),
870                                             mca_cfg.tolerant,
871                                             &nmsg, true);
872                 if (severity > global_worst) {
873                         msg = nmsg;
874                         global_worst = severity;
875                         m = &per_cpu(mces_seen, cpu);
876                 }
877         }
878
879         /*
880          * Cannot recover? Panic here then.
881          * This dumps all the mces in the log buffer and stops the
882          * other CPUs.
883          */
884         if (m && global_worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3)
885                 mce_panic("Fatal machine check", m, msg);
886
887         /*
888          * For UC somewhere we let the CPU who detects it handle it.
889          * Also must let continue the others, otherwise the handling
890          * CPU could deadlock on a lock.
891          */
892
893         /*
894          * No machine check event found. Must be some external
895          * source or one CPU is hung. Panic.
896          */
897         if (global_worst <= MCE_KEEP_SEVERITY && mca_cfg.tolerant < 3)
898                 mce_panic("Fatal machine check from unknown source", NULL, NULL);
899
900         /*
901          * Now clear all the mces_seen so that they don't reappear on
902          * the next mce.
903          */
904         for_each_possible_cpu(cpu)
905                 memset(&per_cpu(mces_seen, cpu), 0, sizeof(struct mce));
906 }
907
908 static atomic_t global_nwo;
909
910 /*
911  * Start of Monarch synchronization. This waits until all CPUs have
912  * entered the exception handler and then determines if any of them
913  * saw a fatal event that requires panic. Then it executes them
914  * in the entry order.
915  * TBD double check parallel CPU hotunplug
916  */
917 static int mce_start(int *no_way_out)
918 {
919         int order;
920         int cpus = num_online_cpus();
921         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
922
923         if (!timeout)
924                 return -1;
925
926         atomic_add(*no_way_out, &global_nwo);
927         /*
928          * Rely on the implied barrier below, such that global_nwo
929          * is updated before mce_callin.
930          */
931         order = atomic_inc_return(&mce_callin);
932
933         /*
934          * Wait for everyone.
935          */
936         while (atomic_read(&mce_callin) != cpus) {
937                 if (mce_timed_out(&timeout,
938                                   "Timeout: Not all CPUs entered broadcast exception handler")) {
939                         atomic_set(&global_nwo, 0);
940                         return -1;
941                 }
942                 ndelay(SPINUNIT);
943         }
944
945         /*
946          * mce_callin should be read before global_nwo
947          */
948         smp_rmb();
949
950         if (order == 1) {
951                 /*
952                  * Monarch: Starts executing now, the others wait.
953                  */
954                 atomic_set(&mce_executing, 1);
955         } else {
956                 /*
957                  * Subject: Now start the scanning loop one by one in
958                  * the original callin order.
959                  * This way when there are any shared banks it will be
960                  * only seen by one CPU before cleared, avoiding duplicates.
961                  */
962                 while (atomic_read(&mce_executing) < order) {
963                         if (mce_timed_out(&timeout,
964                                           "Timeout: Subject CPUs unable to finish machine check processing")) {
965                                 atomic_set(&global_nwo, 0);
966                                 return -1;
967                         }
968                         ndelay(SPINUNIT);
969                 }
970         }
971
972         /*
973          * Cache the global no_way_out state.
974          */
975         *no_way_out = atomic_read(&global_nwo);
976
977         return order;
978 }
979
980 /*
981  * Synchronize between CPUs after main scanning loop.
982  * This invokes the bulk of the Monarch processing.
983  */
984 static int mce_end(int order)
985 {
986         int ret = -1;
987         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
988
989         if (!timeout)
990                 goto reset;
991         if (order < 0)
992                 goto reset;
993
994         /*
995          * Allow others to run.
996          */
997         atomic_inc(&mce_executing);
998
999         if (order == 1) {
1000                 /* CHECKME: Can this race with a parallel hotplug? */
1001                 int cpus = num_online_cpus();
1002
1003                 /*
1004                  * Monarch: Wait for everyone to go through their scanning
1005                  * loops.
1006                  */
1007                 while (atomic_read(&mce_executing) <= cpus) {
1008                         if (mce_timed_out(&timeout,
1009                                           "Timeout: Monarch CPU unable to finish machine check processing"))
1010                                 goto reset;
1011                         ndelay(SPINUNIT);
1012                 }
1013
1014                 mce_reign();
1015                 barrier();
1016                 ret = 0;
1017         } else {
1018                 /*
1019                  * Subject: Wait for Monarch to finish.
1020                  */
1021                 while (atomic_read(&mce_executing) != 0) {
1022                         if (mce_timed_out(&timeout,
1023                                           "Timeout: Monarch CPU did not finish machine check processing"))
1024                                 goto reset;
1025                         ndelay(SPINUNIT);
1026                 }
1027
1028                 /*
1029                  * Don't reset anything. That's done by the Monarch.
1030                  */
1031                 return 0;
1032         }
1033
1034         /*
1035          * Reset all global state.
1036          */
1037 reset:
1038         atomic_set(&global_nwo, 0);
1039         atomic_set(&mce_callin, 0);
1040         barrier();
1041
1042         /*
1043          * Let others run again.
1044          */
1045         atomic_set(&mce_executing, 0);
1046         return ret;
1047 }
1048
1049 static void mce_clear_state(unsigned long *toclear)
1050 {
1051         int i;
1052
1053         for (i = 0; i < mca_cfg.banks; i++) {
1054                 if (test_bit(i, toclear))
1055                         mce_wrmsrl(msr_ops.status(i), 0);
1056         }
1057 }
1058
1059 static int do_memory_failure(struct mce *m)
1060 {
1061         int flags = MF_ACTION_REQUIRED;
1062         int ret;
1063
1064         pr_err("Uncorrected hardware memory error in user-access at %llx", m->addr);
1065         if (!(m->mcgstatus & MCG_STATUS_RIPV))
1066                 flags |= MF_MUST_KILL;
1067         ret = memory_failure(m->addr >> PAGE_SHIFT, flags);
1068         if (ret)
1069                 pr_err("Memory error not recovered");
1070         else
1071                 set_mce_nospec(m->addr >> PAGE_SHIFT);
1072         return ret;
1073 }
1074
1075
1076 /*
1077  * Cases where we avoid rendezvous handler timeout:
1078  * 1) If this CPU is offline.
1079  *
1080  * 2) If crashing_cpu was set, e.g. we're entering kdump and we need to
1081  *  skip those CPUs which remain looping in the 1st kernel - see
1082  *  crash_nmi_callback().
1083  *
1084  * Note: there still is a small window between kexec-ing and the new,
1085  * kdump kernel establishing a new #MC handler where a broadcasted MCE
1086  * might not get handled properly.
1087  */
1088 static bool __mc_check_crashing_cpu(int cpu)
1089 {
1090         if (cpu_is_offline(cpu) ||
1091             (crashing_cpu != -1 && crashing_cpu != cpu)) {
1092                 u64 mcgstatus;
1093
1094                 mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
1095                 if (mcgstatus & MCG_STATUS_RIPV) {
1096                         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1097                         return true;
1098                 }
1099         }
1100         return false;
1101 }
1102
1103 static void __mc_scan_banks(struct mce *m, struct mce *final,
1104                             unsigned long *toclear, unsigned long *valid_banks,
1105                             int no_way_out, int *worst)
1106 {
1107         struct mca_config *cfg = &mca_cfg;
1108         int severity, i;
1109
1110         for (i = 0; i < cfg->banks; i++) {
1111                 __clear_bit(i, toclear);
1112                 if (!test_bit(i, valid_banks))
1113                         continue;
1114
1115                 if (!mce_banks[i].ctl)
1116                         continue;
1117
1118                 m->misc = 0;
1119                 m->addr = 0;
1120                 m->bank = i;
1121
1122                 m->status = mce_rdmsrl(msr_ops.status(i));
1123                 if (!(m->status & MCI_STATUS_VAL))
1124                         continue;
1125
1126                 /*
1127                  * Corrected or non-signaled errors are handled by
1128                  * machine_check_poll(). Leave them alone, unless this panics.
1129                  */
1130                 if (!(m->status & (cfg->ser ? MCI_STATUS_S : MCI_STATUS_UC)) &&
1131                         !no_way_out)
1132                         continue;
1133
1134                 /* Set taint even when machine check was not enabled. */
1135                 add_taint(TAINT_MACHINE_CHECK, LOCKDEP_NOW_UNRELIABLE);
1136
1137                 severity = mce_severity(m, cfg->tolerant, NULL, true);
1138
1139                 /*
1140                  * When machine check was for corrected/deferred handler don't
1141                  * touch, unless we're panicking.
1142                  */
1143                 if ((severity == MCE_KEEP_SEVERITY ||
1144                      severity == MCE_UCNA_SEVERITY) && !no_way_out)
1145                         continue;
1146
1147                 __set_bit(i, toclear);
1148
1149                 /* Machine check event was not enabled. Clear, but ignore. */
1150                 if (severity == MCE_NO_SEVERITY)
1151                         continue;
1152
1153                 mce_read_aux(m, i);
1154
1155                 /* assuming valid severity level != 0 */
1156                 m->severity = severity;
1157
1158                 mce_log(m);
1159
1160                 if (severity > *worst) {
1161                         *final = *m;
1162                         *worst = severity;
1163                 }
1164         }
1165
1166         /* mce_clear_state will clear *final, save locally for use later */
1167         *m = *final;
1168 }
1169
1170 /*
1171  * The actual machine check handler. This only handles real
1172  * exceptions when something got corrupted coming in through int 18.
1173  *
1174  * This is executed in NMI context not subject to normal locking rules. This
1175  * implies that most kernel services cannot be safely used. Don't even
1176  * think about putting a printk in there!
1177  *
1178  * On Intel systems this is entered on all CPUs in parallel through
1179  * MCE broadcast. However some CPUs might be broken beyond repair,
1180  * so be always careful when synchronizing with others.
1181  */
1182 void do_machine_check(struct pt_regs *regs, long error_code)
1183 {
1184         DECLARE_BITMAP(valid_banks, MAX_NR_BANKS);
1185         DECLARE_BITMAP(toclear, MAX_NR_BANKS);
1186         struct mca_config *cfg = &mca_cfg;
1187         int cpu = smp_processor_id();
1188         char *msg = "Unknown";
1189         struct mce m, *final;
1190         int worst = 0;
1191
1192         /*
1193          * Establish sequential order between the CPUs entering the machine
1194          * check handler.
1195          */
1196         int order = -1;
1197
1198         /*
1199          * If no_way_out gets set, there is no safe way to recover from this
1200          * MCE.  If mca_cfg.tolerant is cranked up, we'll try anyway.
1201          */
1202         int no_way_out = 0;
1203
1204         /*
1205          * If kill_it gets set, there might be a way to recover from this
1206          * error.
1207          */
1208         int kill_it = 0;
1209
1210         /*
1211          * MCEs are always local on AMD. Same is determined by MCG_STATUS_LMCES
1212          * on Intel.
1213          */
1214         int lmce = 1;
1215
1216         if (__mc_check_crashing_cpu(cpu))
1217                 return;
1218
1219         ist_enter(regs);
1220
1221         this_cpu_inc(mce_exception_count);
1222
1223         mce_gather_info(&m, regs);
1224         m.tsc = rdtsc();
1225
1226         final = this_cpu_ptr(&mces_seen);
1227         *final = m;
1228
1229         memset(valid_banks, 0, sizeof(valid_banks));
1230         no_way_out = mce_no_way_out(&m, &msg, valid_banks, regs);
1231
1232         barrier();
1233
1234         /*
1235          * When no restart IP might need to kill or panic.
1236          * Assume the worst for now, but if we find the
1237          * severity is MCE_AR_SEVERITY we have other options.
1238          */
1239         if (!(m.mcgstatus & MCG_STATUS_RIPV))
1240                 kill_it = 1;
1241
1242         /*
1243          * Check if this MCE is signaled to only this logical processor,
1244          * on Intel only.
1245          */
1246         if (m.cpuvendor == X86_VENDOR_INTEL)
1247                 lmce = m.mcgstatus & MCG_STATUS_LMCES;
1248
1249         /*
1250          * Local machine check may already know that we have to panic.
1251          * Broadcast machine check begins rendezvous in mce_start()
1252          * Go through all banks in exclusion of the other CPUs. This way we
1253          * don't report duplicated events on shared banks because the first one
1254          * to see it will clear it.
1255          */
1256         if (lmce) {
1257                 if (no_way_out)
1258                         mce_panic("Fatal local machine check", &m, msg);
1259         } else {
1260                 order = mce_start(&no_way_out);
1261         }
1262
1263         __mc_scan_banks(&m, final, toclear, valid_banks, no_way_out, &worst);
1264
1265         if (!no_way_out)
1266                 mce_clear_state(toclear);
1267
1268         /*
1269          * Do most of the synchronization with other CPUs.
1270          * When there's any problem use only local no_way_out state.
1271          */
1272         if (!lmce) {
1273                 if (mce_end(order) < 0)
1274                         no_way_out = worst >= MCE_PANIC_SEVERITY;
1275         } else {
1276                 /*
1277                  * If there was a fatal machine check we should have
1278                  * already called mce_panic earlier in this function.
1279                  * Since we re-read the banks, we might have found
1280                  * something new. Check again to see if we found a
1281                  * fatal error. We call "mce_severity()" again to
1282                  * make sure we have the right "msg".
1283                  */
1284                 if (worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3) {
1285                         mce_severity(&m, cfg->tolerant, &msg, true);
1286                         mce_panic("Local fatal machine check!", &m, msg);
1287                 }
1288         }
1289
1290         /*
1291          * If tolerant is at an insane level we drop requests to kill
1292          * processes and continue even when there is no way out.
1293          */
1294         if (cfg->tolerant == 3)
1295                 kill_it = 0;
1296         else if (no_way_out)
1297                 mce_panic("Fatal machine check on current CPU", &m, msg);
1298
1299         if (worst > 0)
1300                 mce_report_event(regs);
1301         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1302
1303         sync_core();
1304
1305         if (worst != MCE_AR_SEVERITY && !kill_it)
1306                 goto out_ist;
1307
1308         /* Fault was in user mode and we need to take some action */
1309         if ((m.cs & 3) == 3) {
1310                 ist_begin_non_atomic(regs);
1311                 local_irq_enable();
1312
1313                 if (kill_it || do_memory_failure(&m))
1314                         force_sig(SIGBUS, current);
1315                 local_irq_disable();
1316                 ist_end_non_atomic();
1317         } else {
1318                 if (!fixup_exception(regs, X86_TRAP_MC, error_code, 0))
1319                         mce_panic("Failed kernel mode recovery", &m, NULL);
1320         }
1321
1322 out_ist:
1323         ist_exit(regs);
1324 }
1325 EXPORT_SYMBOL_GPL(do_machine_check);
1326
1327 #ifndef CONFIG_MEMORY_FAILURE
1328 int memory_failure(unsigned long pfn, int flags)
1329 {
1330         /* mce_severity() should not hand us an ACTION_REQUIRED error */
1331         BUG_ON(flags & MF_ACTION_REQUIRED);
1332         pr_err("Uncorrected memory error in page 0x%lx ignored\n"
1333                "Rebuild kernel with CONFIG_MEMORY_FAILURE=y for smarter handling\n",
1334                pfn);
1335
1336         return 0;
1337 }
1338 #endif
1339
1340 /*
1341  * Periodic polling timer for "silent" machine check errors.  If the
1342  * poller finds an MCE, poll 2x faster.  When the poller finds no more
1343  * errors, poll 2x slower (up to check_interval seconds).
1344  */
1345 static unsigned long check_interval = INITIAL_CHECK_INTERVAL;
1346
1347 static DEFINE_PER_CPU(unsigned long, mce_next_interval); /* in jiffies */
1348 static DEFINE_PER_CPU(struct timer_list, mce_timer);
1349
1350 static unsigned long mce_adjust_timer_default(unsigned long interval)
1351 {
1352         return interval;
1353 }
1354
1355 static unsigned long (*mce_adjust_timer)(unsigned long interval) = mce_adjust_timer_default;
1356
1357 static void __start_timer(struct timer_list *t, unsigned long interval)
1358 {
1359         unsigned long when = jiffies + interval;
1360         unsigned long flags;
1361
1362         local_irq_save(flags);
1363
1364         if (!timer_pending(t) || time_before(when, t->expires))
1365                 mod_timer(t, round_jiffies(when));
1366
1367         local_irq_restore(flags);
1368 }
1369
1370 static void mce_timer_fn(struct timer_list *t)
1371 {
1372         struct timer_list *cpu_t = this_cpu_ptr(&mce_timer);
1373         unsigned long iv;
1374
1375         WARN_ON(cpu_t != t);
1376
1377         iv = __this_cpu_read(mce_next_interval);
1378
1379         if (mce_available(this_cpu_ptr(&cpu_info))) {
1380                 machine_check_poll(0, this_cpu_ptr(&mce_poll_banks));
1381
1382                 if (mce_intel_cmci_poll()) {
1383                         iv = mce_adjust_timer(iv);
1384                         goto done;
1385                 }
1386         }
1387
1388         /*
1389          * Alert userspace if needed. If we logged an MCE, reduce the polling
1390          * interval, otherwise increase the polling interval.
1391          */
1392         if (mce_notify_irq())
1393                 iv = max(iv / 2, (unsigned long) HZ/100);
1394         else
1395                 iv = min(iv * 2, round_jiffies_relative(check_interval * HZ));
1396
1397 done:
1398         __this_cpu_write(mce_next_interval, iv);
1399         __start_timer(t, iv);
1400 }
1401
1402 /*
1403  * Ensure that the timer is firing in @interval from now.
1404  */
1405 void mce_timer_kick(unsigned long interval)
1406 {
1407         struct timer_list *t = this_cpu_ptr(&mce_timer);
1408         unsigned long iv = __this_cpu_read(mce_next_interval);
1409
1410         __start_timer(t, interval);
1411
1412         if (interval < iv)
1413                 __this_cpu_write(mce_next_interval, interval);
1414 }
1415
1416 /* Must not be called in IRQ context where del_timer_sync() can deadlock */
1417 static void mce_timer_delete_all(void)
1418 {
1419         int cpu;
1420
1421         for_each_online_cpu(cpu)
1422                 del_timer_sync(&per_cpu(mce_timer, cpu));
1423 }
1424
1425 /*
1426  * Notify the user(s) about new machine check events.
1427  * Can be called from interrupt context, but not from machine check/NMI
1428  * context.
1429  */
1430 int mce_notify_irq(void)
1431 {
1432         /* Not more than two messages every minute */
1433         static DEFINE_RATELIMIT_STATE(ratelimit, 60*HZ, 2);
1434
1435         if (test_and_clear_bit(0, &mce_need_notify)) {
1436                 mce_work_trigger();
1437
1438                 if (__ratelimit(&ratelimit))
1439                         pr_info(HW_ERR "Machine check events logged\n");
1440
1441                 return 1;
1442         }
1443         return 0;
1444 }
1445 EXPORT_SYMBOL_GPL(mce_notify_irq);
1446
1447 static int __mcheck_cpu_mce_banks_init(void)
1448 {
1449         int i;
1450         u8 num_banks = mca_cfg.banks;
1451
1452         mce_banks = kcalloc(num_banks, sizeof(struct mce_bank), GFP_KERNEL);
1453         if (!mce_banks)
1454                 return -ENOMEM;
1455
1456         for (i = 0; i < num_banks; i++) {
1457                 struct mce_bank *b = &mce_banks[i];
1458
1459                 b->ctl = -1ULL;
1460                 b->init = 1;
1461         }
1462         return 0;
1463 }
1464
1465 /*
1466  * Initialize Machine Checks for a CPU.
1467  */
1468 static int __mcheck_cpu_cap_init(void)
1469 {
1470         unsigned b;
1471         u64 cap;
1472
1473         rdmsrl(MSR_IA32_MCG_CAP, cap);
1474
1475         b = cap & MCG_BANKCNT_MASK;
1476         if (!mca_cfg.banks)
1477                 pr_info("CPU supports %d MCE banks\n", b);
1478
1479         if (b > MAX_NR_BANKS) {
1480                 pr_warn("Using only %u machine check banks out of %u\n",
1481                         MAX_NR_BANKS, b);
1482                 b = MAX_NR_BANKS;
1483         }
1484
1485         /* Don't support asymmetric configurations today */
1486         WARN_ON(mca_cfg.banks != 0 && b != mca_cfg.banks);
1487         mca_cfg.banks = b;
1488
1489         if (!mce_banks) {
1490                 int err = __mcheck_cpu_mce_banks_init();
1491
1492                 if (err)
1493                         return err;
1494         }
1495
1496         /* Use accurate RIP reporting if available. */
1497         if ((cap & MCG_EXT_P) && MCG_EXT_CNT(cap) >= 9)
1498                 mca_cfg.rip_msr = MSR_IA32_MCG_EIP;
1499
1500         if (cap & MCG_SER_P)
1501                 mca_cfg.ser = 1;
1502
1503         return 0;
1504 }
1505
1506 static void __mcheck_cpu_init_generic(void)
1507 {
1508         enum mcp_flags m_fl = 0;
1509         mce_banks_t all_banks;
1510         u64 cap;
1511
1512         if (!mca_cfg.bootlog)
1513                 m_fl = MCP_DONTLOG;
1514
1515         /*
1516          * Log the machine checks left over from the previous reset.
1517          */
1518         bitmap_fill(all_banks, MAX_NR_BANKS);
1519         machine_check_poll(MCP_UC | m_fl, &all_banks);
1520
1521         cr4_set_bits(X86_CR4_MCE);
1522
1523         rdmsrl(MSR_IA32_MCG_CAP, cap);
1524         if (cap & MCG_CTL_P)
1525                 wrmsr(MSR_IA32_MCG_CTL, 0xffffffff, 0xffffffff);
1526 }
1527
1528 static void __mcheck_cpu_init_clear_banks(void)
1529 {
1530         int i;
1531
1532         for (i = 0; i < mca_cfg.banks; i++) {
1533                 struct mce_bank *b = &mce_banks[i];
1534
1535                 if (!b->init)
1536                         continue;
1537                 wrmsrl(msr_ops.ctl(i), b->ctl);
1538                 wrmsrl(msr_ops.status(i), 0);
1539         }
1540 }
1541
1542 /*
1543  * During IFU recovery Sandy Bridge -EP4S processors set the RIPV and
1544  * EIPV bits in MCG_STATUS to zero on the affected logical processor (SDM
1545  * Vol 3B Table 15-20). But this confuses both the code that determines
1546  * whether the machine check occurred in kernel or user mode, and also
1547  * the severity assessment code. Pretend that EIPV was set, and take the
1548  * ip/cs values from the pt_regs that mce_gather_info() ignored earlier.
1549  */
1550 static void quirk_sandybridge_ifu(int bank, struct mce *m, struct pt_regs *regs)
1551 {
1552         if (bank != 0)
1553                 return;
1554         if ((m->mcgstatus & (MCG_STATUS_EIPV|MCG_STATUS_RIPV)) != 0)
1555                 return;
1556         if ((m->status & (MCI_STATUS_OVER|MCI_STATUS_UC|
1557                           MCI_STATUS_EN|MCI_STATUS_MISCV|MCI_STATUS_ADDRV|
1558                           MCI_STATUS_PCC|MCI_STATUS_S|MCI_STATUS_AR|
1559                           MCACOD)) !=
1560                          (MCI_STATUS_UC|MCI_STATUS_EN|
1561                           MCI_STATUS_MISCV|MCI_STATUS_ADDRV|MCI_STATUS_S|
1562                           MCI_STATUS_AR|MCACOD_INSTR))
1563                 return;
1564
1565         m->mcgstatus |= MCG_STATUS_EIPV;
1566         m->ip = regs->ip;
1567         m->cs = regs->cs;
1568 }
1569
1570 /* Add per CPU specific workarounds here */
1571 static int __mcheck_cpu_apply_quirks(struct cpuinfo_x86 *c)
1572 {
1573         struct mca_config *cfg = &mca_cfg;
1574
1575         if (c->x86_vendor == X86_VENDOR_UNKNOWN) {
1576                 pr_info("unknown CPU type - not enabling MCE support\n");
1577                 return -EOPNOTSUPP;
1578         }
1579
1580         /* This should be disabled by the BIOS, but isn't always */
1581         if (c->x86_vendor == X86_VENDOR_AMD) {
1582                 if (c->x86 == 15 && cfg->banks > 4) {
1583                         /*
1584                          * disable GART TBL walk error reporting, which
1585                          * trips off incorrectly with the IOMMU & 3ware
1586                          * & Cerberus:
1587                          */
1588                         clear_bit(10, (unsigned long *)&mce_banks[4].ctl);
1589                 }
1590                 if (c->x86 < 0x11 && cfg->bootlog < 0) {
1591                         /*
1592                          * Lots of broken BIOS around that don't clear them
1593                          * by default and leave crap in there. Don't log:
1594                          */
1595                         cfg->bootlog = 0;
1596                 }
1597                 /*
1598                  * Various K7s with broken bank 0 around. Always disable
1599                  * by default.
1600                  */
1601                 if (c->x86 == 6 && cfg->banks > 0)
1602                         mce_banks[0].ctl = 0;
1603
1604                 /*
1605                  * overflow_recov is supported for F15h Models 00h-0fh
1606                  * even though we don't have a CPUID bit for it.
1607                  */
1608                 if (c->x86 == 0x15 && c->x86_model <= 0xf)
1609                         mce_flags.overflow_recov = 1;
1610
1611                 /*
1612                  * Turn off MC4_MISC thresholding banks on those models since
1613                  * they're not supported there.
1614                  */
1615                 if (c->x86 == 0x15 &&
1616                     (c->x86_model >= 0x10 && c->x86_model <= 0x1f)) {
1617                         int i;
1618                         u64 hwcr;
1619                         bool need_toggle;
1620                         u32 msrs[] = {
1621                                 0x00000413, /* MC4_MISC0 */
1622                                 0xc0000408, /* MC4_MISC1 */
1623                         };
1624
1625                         rdmsrl(MSR_K7_HWCR, hwcr);
1626
1627                         /* McStatusWrEn has to be set */
1628                         need_toggle = !(hwcr & BIT(18));
1629
1630                         if (need_toggle)
1631                                 wrmsrl(MSR_K7_HWCR, hwcr | BIT(18));
1632
1633                         /* Clear CntP bit safely */
1634                         for (i = 0; i < ARRAY_SIZE(msrs); i++)
1635                                 msr_clear_bit(msrs[i], 62);
1636
1637                         /* restore old settings */
1638                         if (need_toggle)
1639                                 wrmsrl(MSR_K7_HWCR, hwcr);
1640                 }
1641         }
1642
1643         if (c->x86_vendor == X86_VENDOR_INTEL) {
1644                 /*
1645                  * SDM documents that on family 6 bank 0 should not be written
1646                  * because it aliases to another special BIOS controlled
1647                  * register.
1648                  * But it's not aliased anymore on model 0x1a+
1649                  * Don't ignore bank 0 completely because there could be a
1650                  * valid event later, merely don't write CTL0.
1651                  */
1652
1653                 if (c->x86 == 6 && c->x86_model < 0x1A && cfg->banks > 0)
1654                         mce_banks[0].init = 0;
1655
1656                 /*
1657                  * All newer Intel systems support MCE broadcasting. Enable
1658                  * synchronization with a one second timeout.
1659                  */
1660                 if ((c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xe)) &&
1661                         cfg->monarch_timeout < 0)
1662                         cfg->monarch_timeout = USEC_PER_SEC;
1663
1664                 /*
1665                  * There are also broken BIOSes on some Pentium M and
1666                  * earlier systems:
1667                  */
1668                 if (c->x86 == 6 && c->x86_model <= 13 && cfg->bootlog < 0)
1669                         cfg->bootlog = 0;
1670
1671                 if (c->x86 == 6 && c->x86_model == 45)
1672                         quirk_no_way_out = quirk_sandybridge_ifu;
1673         }
1674         if (cfg->monarch_timeout < 0)
1675                 cfg->monarch_timeout = 0;
1676         if (cfg->bootlog != 0)
1677                 cfg->panic_timeout = 30;
1678
1679         return 0;
1680 }
1681
1682 static int __mcheck_cpu_ancient_init(struct cpuinfo_x86 *c)
1683 {
1684         if (c->x86 != 5)
1685                 return 0;
1686
1687         switch (c->x86_vendor) {
1688         case X86_VENDOR_INTEL:
1689                 intel_p5_mcheck_init(c);
1690                 return 1;
1691                 break;
1692         case X86_VENDOR_CENTAUR:
1693                 winchip_mcheck_init(c);
1694                 return 1;
1695                 break;
1696         default:
1697                 return 0;
1698         }
1699
1700         return 0;
1701 }
1702
1703 /*
1704  * Init basic CPU features needed for early decoding of MCEs.
1705  */
1706 static void __mcheck_cpu_init_early(struct cpuinfo_x86 *c)
1707 {
1708         if (c->x86_vendor == X86_VENDOR_AMD) {
1709                 mce_flags.overflow_recov = !!cpu_has(c, X86_FEATURE_OVERFLOW_RECOV);
1710                 mce_flags.succor         = !!cpu_has(c, X86_FEATURE_SUCCOR);
1711                 mce_flags.smca           = !!cpu_has(c, X86_FEATURE_SMCA);
1712
1713                 if (mce_flags.smca) {
1714                         msr_ops.ctl     = smca_ctl_reg;
1715                         msr_ops.status  = smca_status_reg;
1716                         msr_ops.addr    = smca_addr_reg;
1717                         msr_ops.misc    = smca_misc_reg;
1718                 }
1719         }
1720 }
1721
1722 static void mce_centaur_feature_init(struct cpuinfo_x86 *c)
1723 {
1724         struct mca_config *cfg = &mca_cfg;
1725
1726          /*
1727           * All newer Centaur CPUs support MCE broadcasting. Enable
1728           * synchronization with a one second timeout.
1729           */
1730         if ((c->x86 == 6 && c->x86_model == 0xf && c->x86_stepping >= 0xe) ||
1731              c->x86 > 6) {
1732                 if (cfg->monarch_timeout < 0)
1733                         cfg->monarch_timeout = USEC_PER_SEC;
1734         }
1735 }
1736
1737 static void __mcheck_cpu_init_vendor(struct cpuinfo_x86 *c)
1738 {
1739         switch (c->x86_vendor) {
1740         case X86_VENDOR_INTEL:
1741                 mce_intel_feature_init(c);
1742                 mce_adjust_timer = cmci_intel_adjust_timer;
1743                 break;
1744
1745         case X86_VENDOR_AMD: {
1746                 mce_amd_feature_init(c);
1747                 break;
1748                 }
1749         case X86_VENDOR_CENTAUR:
1750                 mce_centaur_feature_init(c);
1751                 break;
1752
1753         default:
1754                 break;
1755         }
1756 }
1757
1758 static void __mcheck_cpu_clear_vendor(struct cpuinfo_x86 *c)
1759 {
1760         switch (c->x86_vendor) {
1761         case X86_VENDOR_INTEL:
1762                 mce_intel_feature_clear(c);
1763                 break;
1764         default:
1765                 break;
1766         }
1767 }
1768
1769 static void mce_start_timer(struct timer_list *t)
1770 {
1771         unsigned long iv = check_interval * HZ;
1772
1773         if (mca_cfg.ignore_ce || !iv)
1774                 return;
1775
1776         this_cpu_write(mce_next_interval, iv);
1777         __start_timer(t, iv);
1778 }
1779
1780 static void __mcheck_cpu_setup_timer(void)
1781 {
1782         struct timer_list *t = this_cpu_ptr(&mce_timer);
1783
1784         timer_setup(t, mce_timer_fn, TIMER_PINNED);
1785 }
1786
1787 static void __mcheck_cpu_init_timer(void)
1788 {
1789         struct timer_list *t = this_cpu_ptr(&mce_timer);
1790
1791         timer_setup(t, mce_timer_fn, TIMER_PINNED);
1792         mce_start_timer(t);
1793 }
1794
1795 /* Handle unconfigured int18 (should never happen) */
1796 static void unexpected_machine_check(struct pt_regs *regs, long error_code)
1797 {
1798         pr_err("CPU#%d: Unexpected int18 (Machine Check)\n",
1799                smp_processor_id());
1800 }
1801
1802 /* Call the installed machine check handler for this CPU setup. */
1803 void (*machine_check_vector)(struct pt_regs *, long error_code) =
1804                                                 unexpected_machine_check;
1805
1806 dotraplinkage void do_mce(struct pt_regs *regs, long error_code)
1807 {
1808         machine_check_vector(regs, error_code);
1809 }
1810
1811 /*
1812  * Called for each booted CPU to set up machine checks.
1813  * Must be called with preempt off:
1814  */
1815 void mcheck_cpu_init(struct cpuinfo_x86 *c)
1816 {
1817         if (mca_cfg.disabled)
1818                 return;
1819
1820         if (__mcheck_cpu_ancient_init(c))
1821                 return;
1822
1823         if (!mce_available(c))
1824                 return;
1825
1826         if (__mcheck_cpu_cap_init() < 0 || __mcheck_cpu_apply_quirks(c) < 0) {
1827                 mca_cfg.disabled = 1;
1828                 return;
1829         }
1830
1831         if (mce_gen_pool_init()) {
1832                 mca_cfg.disabled = 1;
1833                 pr_emerg("Couldn't allocate MCE records pool!\n");
1834                 return;
1835         }
1836
1837         machine_check_vector = do_machine_check;
1838
1839         __mcheck_cpu_init_early(c);
1840         __mcheck_cpu_init_generic();
1841         __mcheck_cpu_init_vendor(c);
1842         __mcheck_cpu_init_clear_banks();
1843         __mcheck_cpu_setup_timer();
1844 }
1845
1846 /*
1847  * Called for each booted CPU to clear some machine checks opt-ins
1848  */
1849 void mcheck_cpu_clear(struct cpuinfo_x86 *c)
1850 {
1851         if (mca_cfg.disabled)
1852                 return;
1853
1854         if (!mce_available(c))
1855                 return;
1856
1857         /*
1858          * Possibly to clear general settings generic to x86
1859          * __mcheck_cpu_clear_generic(c);
1860          */
1861         __mcheck_cpu_clear_vendor(c);
1862
1863 }
1864
1865 static void __mce_disable_bank(void *arg)
1866 {
1867         int bank = *((int *)arg);
1868         __clear_bit(bank, this_cpu_ptr(mce_poll_banks));
1869         cmci_disable_bank(bank);
1870 }
1871
1872 void mce_disable_bank(int bank)
1873 {
1874         if (bank >= mca_cfg.banks) {
1875                 pr_warn(FW_BUG
1876                         "Ignoring request to disable invalid MCA bank %d.\n",
1877                         bank);
1878                 return;
1879         }
1880         set_bit(bank, mce_banks_ce_disabled);
1881         on_each_cpu(__mce_disable_bank, &bank, 1);
1882 }
1883
1884 /*
1885  * mce=off Disables machine check
1886  * mce=no_cmci Disables CMCI
1887  * mce=no_lmce Disables LMCE
1888  * mce=dont_log_ce Clears corrected events silently, no log created for CEs.
1889  * mce=ignore_ce Disables polling and CMCI, corrected events are not cleared.
1890  * mce=TOLERANCELEVEL[,monarchtimeout] (number, see above)
1891  *      monarchtimeout is how long to wait for other CPUs on machine
1892  *      check, or 0 to not wait
1893  * mce=bootlog Log MCEs from before booting. Disabled by default on AMD Fam10h
1894         and older.
1895  * mce=nobootlog Don't log MCEs from before booting.
1896  * mce=bios_cmci_threshold Don't program the CMCI threshold
1897  * mce=recovery force enable memcpy_mcsafe()
1898  */
1899 static int __init mcheck_enable(char *str)
1900 {
1901         struct mca_config *cfg = &mca_cfg;
1902
1903         if (*str == 0) {
1904                 enable_p5_mce();
1905                 return 1;
1906         }
1907         if (*str == '=')
1908                 str++;
1909         if (!strcmp(str, "off"))
1910                 cfg->disabled = 1;
1911         else if (!strcmp(str, "no_cmci"))
1912                 cfg->cmci_disabled = true;
1913         else if (!strcmp(str, "no_lmce"))
1914                 cfg->lmce_disabled = 1;
1915         else if (!strcmp(str, "dont_log_ce"))
1916                 cfg->dont_log_ce = true;
1917         else if (!strcmp(str, "ignore_ce"))
1918                 cfg->ignore_ce = true;
1919         else if (!strcmp(str, "bootlog") || !strcmp(str, "nobootlog"))
1920                 cfg->bootlog = (str[0] == 'b');
1921         else if (!strcmp(str, "bios_cmci_threshold"))
1922                 cfg->bios_cmci_threshold = 1;
1923         else if (!strcmp(str, "recovery"))
1924                 cfg->recovery = 1;
1925         else if (isdigit(str[0])) {
1926                 if (get_option(&str, &cfg->tolerant) == 2)
1927                         get_option(&str, &(cfg->monarch_timeout));
1928         } else {
1929                 pr_info("mce argument %s ignored. Please use /sys\n", str);
1930                 return 0;
1931         }
1932         return 1;
1933 }
1934 __setup("mce", mcheck_enable);
1935
1936 int __init mcheck_init(void)
1937 {
1938         mcheck_intel_therm_init();
1939         mce_register_decode_chain(&first_nb);
1940         mce_register_decode_chain(&mce_srao_nb);
1941         mce_register_decode_chain(&mce_default_nb);
1942         mcheck_vendor_init_severity();
1943
1944         INIT_WORK(&mce_work, mce_gen_pool_process);
1945         init_irq_work(&mce_irq_work, mce_irq_work_cb);
1946
1947         return 0;
1948 }
1949
1950 /*
1951  * mce_syscore: PM support
1952  */
1953
1954 /*
1955  * Disable machine checks on suspend and shutdown. We can't really handle
1956  * them later.
1957  */
1958 static void mce_disable_error_reporting(void)
1959 {
1960         int i;
1961
1962         for (i = 0; i < mca_cfg.banks; i++) {
1963                 struct mce_bank *b = &mce_banks[i];
1964
1965                 if (b->init)
1966                         wrmsrl(msr_ops.ctl(i), 0);
1967         }
1968         return;
1969 }
1970
1971 static void vendor_disable_error_reporting(void)
1972 {
1973         /*
1974          * Don't clear on Intel or AMD CPUs. Some of these MSRs are socket-wide.
1975          * Disabling them for just a single offlined CPU is bad, since it will
1976          * inhibit reporting for all shared resources on the socket like the
1977          * last level cache (LLC), the integrated memory controller (iMC), etc.
1978          */
1979         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL ||
1980             boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1981                 return;
1982
1983         mce_disable_error_reporting();
1984 }
1985
1986 static int mce_syscore_suspend(void)
1987 {
1988         vendor_disable_error_reporting();
1989         return 0;
1990 }
1991
1992 static void mce_syscore_shutdown(void)
1993 {
1994         vendor_disable_error_reporting();
1995 }
1996
1997 /*
1998  * On resume clear all MCE state. Don't want to see leftovers from the BIOS.
1999  * Only one CPU is active at this time, the others get re-added later using
2000  * CPU hotplug:
2001  */
2002 static void mce_syscore_resume(void)
2003 {
2004         __mcheck_cpu_init_generic();
2005         __mcheck_cpu_init_vendor(raw_cpu_ptr(&cpu_info));
2006         __mcheck_cpu_init_clear_banks();
2007 }
2008
2009 static struct syscore_ops mce_syscore_ops = {
2010         .suspend        = mce_syscore_suspend,
2011         .shutdown       = mce_syscore_shutdown,
2012         .resume         = mce_syscore_resume,
2013 };
2014
2015 /*
2016  * mce_device: Sysfs support
2017  */
2018
2019 static void mce_cpu_restart(void *data)
2020 {
2021         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2022                 return;
2023         __mcheck_cpu_init_generic();
2024         __mcheck_cpu_init_clear_banks();
2025         __mcheck_cpu_init_timer();
2026 }
2027
2028 /* Reinit MCEs after user configuration changes */
2029 static void mce_restart(void)
2030 {
2031         mce_timer_delete_all();
2032         on_each_cpu(mce_cpu_restart, NULL, 1);
2033 }
2034
2035 /* Toggle features for corrected errors */
2036 static void mce_disable_cmci(void *data)
2037 {
2038         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2039                 return;
2040         cmci_clear();
2041 }
2042
2043 static void mce_enable_ce(void *all)
2044 {
2045         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2046                 return;
2047         cmci_reenable();
2048         cmci_recheck();
2049         if (all)
2050                 __mcheck_cpu_init_timer();
2051 }
2052
2053 static struct bus_type mce_subsys = {
2054         .name           = "machinecheck",
2055         .dev_name       = "machinecheck",
2056 };
2057
2058 DEFINE_PER_CPU(struct device *, mce_device);
2059
2060 static inline struct mce_bank *attr_to_bank(struct device_attribute *attr)
2061 {
2062         return container_of(attr, struct mce_bank, attr);
2063 }
2064
2065 static ssize_t show_bank(struct device *s, struct device_attribute *attr,
2066                          char *buf)
2067 {
2068         return sprintf(buf, "%llx\n", attr_to_bank(attr)->ctl);
2069 }
2070
2071 static ssize_t set_bank(struct device *s, struct device_attribute *attr,
2072                         const char *buf, size_t size)
2073 {
2074         u64 new;
2075
2076         if (kstrtou64(buf, 0, &new) < 0)
2077                 return -EINVAL;
2078
2079         attr_to_bank(attr)->ctl = new;
2080         mce_restart();
2081
2082         return size;
2083 }
2084
2085 static ssize_t set_ignore_ce(struct device *s,
2086                              struct device_attribute *attr,
2087                              const char *buf, size_t size)
2088 {
2089         u64 new;
2090
2091         if (kstrtou64(buf, 0, &new) < 0)
2092                 return -EINVAL;
2093
2094         mutex_lock(&mce_sysfs_mutex);
2095         if (mca_cfg.ignore_ce ^ !!new) {
2096                 if (new) {
2097                         /* disable ce features */
2098                         mce_timer_delete_all();
2099                         on_each_cpu(mce_disable_cmci, NULL, 1);
2100                         mca_cfg.ignore_ce = true;
2101                 } else {
2102                         /* enable ce features */
2103                         mca_cfg.ignore_ce = false;
2104                         on_each_cpu(mce_enable_ce, (void *)1, 1);
2105                 }
2106         }
2107         mutex_unlock(&mce_sysfs_mutex);
2108
2109         return size;
2110 }
2111
2112 static ssize_t set_cmci_disabled(struct device *s,
2113                                  struct device_attribute *attr,
2114                                  const char *buf, size_t size)
2115 {
2116         u64 new;
2117
2118         if (kstrtou64(buf, 0, &new) < 0)
2119                 return -EINVAL;
2120
2121         mutex_lock(&mce_sysfs_mutex);
2122         if (mca_cfg.cmci_disabled ^ !!new) {
2123                 if (new) {
2124                         /* disable cmci */
2125                         on_each_cpu(mce_disable_cmci, NULL, 1);
2126                         mca_cfg.cmci_disabled = true;
2127                 } else {
2128                         /* enable cmci */
2129                         mca_cfg.cmci_disabled = false;
2130                         on_each_cpu(mce_enable_ce, NULL, 1);
2131                 }
2132         }
2133         mutex_unlock(&mce_sysfs_mutex);
2134
2135         return size;
2136 }
2137
2138 static ssize_t store_int_with_restart(struct device *s,
2139                                       struct device_attribute *attr,
2140                                       const char *buf, size_t size)
2141 {
2142         unsigned long old_check_interval = check_interval;
2143         ssize_t ret = device_store_ulong(s, attr, buf, size);
2144
2145         if (check_interval == old_check_interval)
2146                 return ret;
2147
2148         mutex_lock(&mce_sysfs_mutex);
2149         mce_restart();
2150         mutex_unlock(&mce_sysfs_mutex);
2151
2152         return ret;
2153 }
2154
2155 static DEVICE_INT_ATTR(tolerant, 0644, mca_cfg.tolerant);
2156 static DEVICE_INT_ATTR(monarch_timeout, 0644, mca_cfg.monarch_timeout);
2157 static DEVICE_BOOL_ATTR(dont_log_ce, 0644, mca_cfg.dont_log_ce);
2158
2159 static struct dev_ext_attribute dev_attr_check_interval = {
2160         __ATTR(check_interval, 0644, device_show_int, store_int_with_restart),
2161         &check_interval
2162 };
2163
2164 static struct dev_ext_attribute dev_attr_ignore_ce = {
2165         __ATTR(ignore_ce, 0644, device_show_bool, set_ignore_ce),
2166         &mca_cfg.ignore_ce
2167 };
2168
2169 static struct dev_ext_attribute dev_attr_cmci_disabled = {
2170         __ATTR(cmci_disabled, 0644, device_show_bool, set_cmci_disabled),
2171         &mca_cfg.cmci_disabled
2172 };
2173
2174 static struct device_attribute *mce_device_attrs[] = {
2175         &dev_attr_tolerant.attr,
2176         &dev_attr_check_interval.attr,
2177 #ifdef CONFIG_X86_MCELOG_LEGACY
2178         &dev_attr_trigger,
2179 #endif
2180         &dev_attr_monarch_timeout.attr,
2181         &dev_attr_dont_log_ce.attr,
2182         &dev_attr_ignore_ce.attr,
2183         &dev_attr_cmci_disabled.attr,
2184         NULL
2185 };
2186
2187 static cpumask_var_t mce_device_initialized;
2188
2189 static void mce_device_release(struct device *dev)
2190 {
2191         kfree(dev);
2192 }
2193
2194 /* Per cpu device init. All of the cpus still share the same ctrl bank: */
2195 static int mce_device_create(unsigned int cpu)
2196 {
2197         struct device *dev;
2198         int err;
2199         int i, j;
2200
2201         if (!mce_available(&boot_cpu_data))
2202                 return -EIO;
2203
2204         dev = per_cpu(mce_device, cpu);
2205         if (dev)
2206                 return 0;
2207
2208         dev = kzalloc(sizeof *dev, GFP_KERNEL);
2209         if (!dev)
2210                 return -ENOMEM;
2211         dev->id  = cpu;
2212         dev->bus = &mce_subsys;
2213         dev->release = &mce_device_release;
2214
2215         err = device_register(dev);
2216         if (err) {
2217                 put_device(dev);
2218                 return err;
2219         }
2220
2221         for (i = 0; mce_device_attrs[i]; i++) {
2222                 err = device_create_file(dev, mce_device_attrs[i]);
2223                 if (err)
2224                         goto error;
2225         }
2226         for (j = 0; j < mca_cfg.banks; j++) {
2227                 err = device_create_file(dev, &mce_banks[j].attr);
2228                 if (err)
2229                         goto error2;
2230         }
2231         cpumask_set_cpu(cpu, mce_device_initialized);
2232         per_cpu(mce_device, cpu) = dev;
2233
2234         return 0;
2235 error2:
2236         while (--j >= 0)
2237                 device_remove_file(dev, &mce_banks[j].attr);
2238 error:
2239         while (--i >= 0)
2240                 device_remove_file(dev, mce_device_attrs[i]);
2241
2242         device_unregister(dev);
2243
2244         return err;
2245 }
2246
2247 static void mce_device_remove(unsigned int cpu)
2248 {
2249         struct device *dev = per_cpu(mce_device, cpu);
2250         int i;
2251
2252         if (!cpumask_test_cpu(cpu, mce_device_initialized))
2253                 return;
2254
2255         for (i = 0; mce_device_attrs[i]; i++)
2256                 device_remove_file(dev, mce_device_attrs[i]);
2257
2258         for (i = 0; i < mca_cfg.banks; i++)
2259                 device_remove_file(dev, &mce_banks[i].attr);
2260
2261         device_unregister(dev);
2262         cpumask_clear_cpu(cpu, mce_device_initialized);
2263         per_cpu(mce_device, cpu) = NULL;
2264 }
2265
2266 /* Make sure there are no machine checks on offlined CPUs. */
2267 static void mce_disable_cpu(void)
2268 {
2269         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2270                 return;
2271
2272         if (!cpuhp_tasks_frozen)
2273                 cmci_clear();
2274
2275         vendor_disable_error_reporting();
2276 }
2277
2278 static void mce_reenable_cpu(void)
2279 {
2280         int i;
2281
2282         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2283                 return;
2284
2285         if (!cpuhp_tasks_frozen)
2286                 cmci_reenable();
2287         for (i = 0; i < mca_cfg.banks; i++) {
2288                 struct mce_bank *b = &mce_banks[i];
2289
2290                 if (b->init)
2291                         wrmsrl(msr_ops.ctl(i), b->ctl);
2292         }
2293 }
2294
2295 static int mce_cpu_dead(unsigned int cpu)
2296 {
2297         mce_intel_hcpu_update(cpu);
2298
2299         /* intentionally ignoring frozen here */
2300         if (!cpuhp_tasks_frozen)
2301                 cmci_rediscover();
2302         return 0;
2303 }
2304
2305 static int mce_cpu_online(unsigned int cpu)
2306 {
2307         struct timer_list *t = this_cpu_ptr(&mce_timer);
2308         int ret;
2309
2310         mce_device_create(cpu);
2311
2312         ret = mce_threshold_create_device(cpu);
2313         if (ret) {
2314                 mce_device_remove(cpu);
2315                 return ret;
2316         }
2317         mce_reenable_cpu();
2318         mce_start_timer(t);
2319         return 0;
2320 }
2321
2322 static int mce_cpu_pre_down(unsigned int cpu)
2323 {
2324         struct timer_list *t = this_cpu_ptr(&mce_timer);
2325
2326         mce_disable_cpu();
2327         del_timer_sync(t);
2328         mce_threshold_remove_device(cpu);
2329         mce_device_remove(cpu);
2330         return 0;
2331 }
2332
2333 static __init void mce_init_banks(void)
2334 {
2335         int i;
2336
2337         for (i = 0; i < mca_cfg.banks; i++) {
2338                 struct mce_bank *b = &mce_banks[i];
2339                 struct device_attribute *a = &b->attr;
2340
2341                 sysfs_attr_init(&a->attr);
2342                 a->attr.name    = b->attrname;
2343                 snprintf(b->attrname, ATTR_LEN, "bank%d", i);
2344
2345                 a->attr.mode    = 0644;
2346                 a->show         = show_bank;
2347                 a->store        = set_bank;
2348         }
2349 }
2350
2351 static __init int mcheck_init_device(void)
2352 {
2353         int err;
2354
2355         /*
2356          * Check if we have a spare virtual bit. This will only become
2357          * a problem if/when we move beyond 5-level page tables.
2358          */
2359         MAYBE_BUILD_BUG_ON(__VIRTUAL_MASK_SHIFT >= 63);
2360
2361         if (!mce_available(&boot_cpu_data)) {
2362                 err = -EIO;
2363                 goto err_out;
2364         }
2365
2366         if (!zalloc_cpumask_var(&mce_device_initialized, GFP_KERNEL)) {
2367                 err = -ENOMEM;
2368                 goto err_out;
2369         }
2370
2371         mce_init_banks();
2372
2373         err = subsys_system_register(&mce_subsys, NULL);
2374         if (err)
2375                 goto err_out_mem;
2376
2377         err = cpuhp_setup_state(CPUHP_X86_MCE_DEAD, "x86/mce:dead", NULL,
2378                                 mce_cpu_dead);
2379         if (err)
2380                 goto err_out_mem;
2381
2382         err = cpuhp_setup_state(CPUHP_AP_ONLINE_DYN, "x86/mce:online",
2383                                 mce_cpu_online, mce_cpu_pre_down);
2384         if (err < 0)
2385                 goto err_out_online;
2386
2387         register_syscore_ops(&mce_syscore_ops);
2388
2389         return 0;
2390
2391 err_out_online:
2392         cpuhp_remove_state(CPUHP_X86_MCE_DEAD);
2393
2394 err_out_mem:
2395         free_cpumask_var(mce_device_initialized);
2396
2397 err_out:
2398         pr_err("Unable to init MCE device (rc: %d)\n", err);
2399
2400         return err;
2401 }
2402 device_initcall_sync(mcheck_init_device);
2403
2404 /*
2405  * Old style boot options parsing. Only for compatibility.
2406  */
2407 static int __init mcheck_disable(char *str)
2408 {
2409         mca_cfg.disabled = 1;
2410         return 1;
2411 }
2412 __setup("nomce", mcheck_disable);
2413
2414 #ifdef CONFIG_DEBUG_FS
2415 struct dentry *mce_get_debugfs_dir(void)
2416 {
2417         static struct dentry *dmce;
2418
2419         if (!dmce)
2420                 dmce = debugfs_create_dir("mce", NULL);
2421
2422         return dmce;
2423 }
2424
2425 static void mce_reset(void)
2426 {
2427         cpu_missing = 0;
2428         atomic_set(&mce_fake_panicked, 0);
2429         atomic_set(&mce_executing, 0);
2430         atomic_set(&mce_callin, 0);
2431         atomic_set(&global_nwo, 0);
2432 }
2433
2434 static int fake_panic_get(void *data, u64 *val)
2435 {
2436         *val = fake_panic;
2437         return 0;
2438 }
2439
2440 static int fake_panic_set(void *data, u64 val)
2441 {
2442         mce_reset();
2443         fake_panic = val;
2444         return 0;
2445 }
2446
2447 DEFINE_SIMPLE_ATTRIBUTE(fake_panic_fops, fake_panic_get,
2448                         fake_panic_set, "%llu\n");
2449
2450 static int __init mcheck_debugfs_init(void)
2451 {
2452         struct dentry *dmce, *ffake_panic;
2453
2454         dmce = mce_get_debugfs_dir();
2455         if (!dmce)
2456                 return -ENOMEM;
2457         ffake_panic = debugfs_create_file("fake_panic", 0444, dmce, NULL,
2458                                           &fake_panic_fops);
2459         if (!ffake_panic)
2460                 return -ENOMEM;
2461
2462         return 0;
2463 }
2464 #else
2465 static int __init mcheck_debugfs_init(void) { return -EINVAL; }
2466 #endif
2467
2468 DEFINE_STATIC_KEY_FALSE(mcsafe_key);
2469 EXPORT_SYMBOL_GPL(mcsafe_key);
2470
2471 static int __init mcheck_late_init(void)
2472 {
2473         if (mca_cfg.recovery)
2474                 static_branch_inc(&mcsafe_key);
2475
2476         mcheck_debugfs_init();
2477         cec_init();
2478
2479         /*
2480          * Flush out everything that has been logged during early boot, now that
2481          * everything has been initialized (workqueues, decoders, ...).
2482          */
2483         mce_schedule_work();
2484
2485         return 0;
2486 }
2487 late_initcall(mcheck_late_init);