0725ab940f4957b0f3f89d8fec729c1701f87bb3
[muen/linux.git] / drivers / gpu / drm / amd / amdgpu / amdgpu.h
1 /*
2  * Copyright 2008 Advanced Micro Devices, Inc.
3  * Copyright 2008 Red Hat Inc.
4  * Copyright 2009 Jerome Glisse.
5  *
6  * Permission is hereby granted, free of charge, to any person obtaining a
7  * copy of this software and associated documentation files (the "Software"),
8  * to deal in the Software without restriction, including without limitation
9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
10  * and/or sell copies of the Software, and to permit persons to whom the
11  * Software is furnished to do so, subject to the following conditions:
12  *
13  * The above copyright notice and this permission notice shall be included in
14  * all copies or substantial portions of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
22  * OTHER DEALINGS IN THE SOFTWARE.
23  *
24  * Authors: Dave Airlie
25  *          Alex Deucher
26  *          Jerome Glisse
27  */
28 #ifndef __AMDGPU_H__
29 #define __AMDGPU_H__
30
31 #include <linux/atomic.h>
32 #include <linux/wait.h>
33 #include <linux/list.h>
34 #include <linux/kref.h>
35 #include <linux/rbtree.h>
36 #include <linux/hashtable.h>
37 #include <linux/dma-fence.h>
38
39 #include <drm/ttm/ttm_bo_api.h>
40 #include <drm/ttm/ttm_bo_driver.h>
41 #include <drm/ttm/ttm_placement.h>
42 #include <drm/ttm/ttm_module.h>
43 #include <drm/ttm/ttm_execbuf_util.h>
44
45 #include <drm/drmP.h>
46 #include <drm/drm_gem.h>
47 #include <drm/amdgpu_drm.h>
48
49 #include <kgd_kfd_interface.h>
50
51 #include "amd_shared.h"
52 #include "amdgpu_mode.h"
53 #include "amdgpu_ih.h"
54 #include "amdgpu_irq.h"
55 #include "amdgpu_ucode.h"
56 #include "amdgpu_ttm.h"
57 #include "amdgpu_psp.h"
58 #include "amdgpu_gds.h"
59 #include "amdgpu_sync.h"
60 #include "amdgpu_ring.h"
61 #include "amdgpu_vm.h"
62 #include "amd_powerplay.h"
63 #include "amdgpu_dpm.h"
64 #include "amdgpu_acp.h"
65 #include "amdgpu_uvd.h"
66 #include "amdgpu_vce.h"
67 #include "amdgpu_vcn.h"
68 #include "amdgpu_mn.h"
69
70 #include "gpu_scheduler.h"
71 #include "amdgpu_virt.h"
72 #include "amdgpu_gart.h"
73
74 /*
75  * Modules parameters.
76  */
77 extern int amdgpu_modeset;
78 extern int amdgpu_vram_limit;
79 extern int amdgpu_vis_vram_limit;
80 extern int amdgpu_gart_size;
81 extern int amdgpu_gtt_size;
82 extern int amdgpu_moverate;
83 extern int amdgpu_benchmarking;
84 extern int amdgpu_testing;
85 extern int amdgpu_audio;
86 extern int amdgpu_disp_priority;
87 extern int amdgpu_hw_i2c;
88 extern int amdgpu_pcie_gen2;
89 extern int amdgpu_msi;
90 extern int amdgpu_lockup_timeout;
91 extern int amdgpu_dpm;
92 extern int amdgpu_fw_load_type;
93 extern int amdgpu_aspm;
94 extern int amdgpu_runtime_pm;
95 extern uint amdgpu_ip_block_mask;
96 extern int amdgpu_bapm;
97 extern int amdgpu_deep_color;
98 extern int amdgpu_vm_size;
99 extern int amdgpu_vm_block_size;
100 extern int amdgpu_vm_fragment_size;
101 extern int amdgpu_vm_fault_stop;
102 extern int amdgpu_vm_debug;
103 extern int amdgpu_vm_update_mode;
104 extern int amdgpu_sched_jobs;
105 extern int amdgpu_sched_hw_submission;
106 extern int amdgpu_no_evict;
107 extern int amdgpu_direct_gma_size;
108 extern uint amdgpu_pcie_gen_cap;
109 extern uint amdgpu_pcie_lane_cap;
110 extern uint amdgpu_cg_mask;
111 extern uint amdgpu_pg_mask;
112 extern uint amdgpu_sdma_phase_quantum;
113 extern char *amdgpu_disable_cu;
114 extern char *amdgpu_virtual_display;
115 extern uint amdgpu_pp_feature_mask;
116 extern int amdgpu_vram_page_split;
117 extern int amdgpu_ngg;
118 extern int amdgpu_prim_buf_per_se;
119 extern int amdgpu_pos_buf_per_se;
120 extern int amdgpu_cntl_sb_buf_per_se;
121 extern int amdgpu_param_buf_per_se;
122 extern int amdgpu_job_hang_limit;
123 extern int amdgpu_lbpw;
124 extern int amdgpu_compute_multipipe;
125
126 #ifdef CONFIG_DRM_AMDGPU_SI
127 extern int amdgpu_si_support;
128 #endif
129 #ifdef CONFIG_DRM_AMDGPU_CIK
130 extern int amdgpu_cik_support;
131 #endif
132
133 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
134 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
135 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
136 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
137 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
138 #define AMDGPU_IB_POOL_SIZE                     16
139 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
140 #define AMDGPUFB_CONN_LIMIT                     4
141 #define AMDGPU_BIOS_NUM_SCRATCH                 16
142
143 /* max number of IP instances */
144 #define AMDGPU_MAX_SDMA_INSTANCES               2
145
146 /* hard reset data */
147 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
148
149 /* reset flags */
150 #define AMDGPU_RESET_GFX                        (1 << 0)
151 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
152 #define AMDGPU_RESET_DMA                        (1 << 2)
153 #define AMDGPU_RESET_CP                         (1 << 3)
154 #define AMDGPU_RESET_GRBM                       (1 << 4)
155 #define AMDGPU_RESET_DMA1                       (1 << 5)
156 #define AMDGPU_RESET_RLC                        (1 << 6)
157 #define AMDGPU_RESET_SEM                        (1 << 7)
158 #define AMDGPU_RESET_IH                         (1 << 8)
159 #define AMDGPU_RESET_VMC                        (1 << 9)
160 #define AMDGPU_RESET_MC                         (1 << 10)
161 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
162 #define AMDGPU_RESET_UVD                        (1 << 12)
163 #define AMDGPU_RESET_VCE                        (1 << 13)
164 #define AMDGPU_RESET_VCE1                       (1 << 14)
165
166 /* GFX current status */
167 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
168 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
169 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
170 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
171 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
172
173 /* max cursor sizes (in pixels) */
174 #define CIK_CURSOR_WIDTH 128
175 #define CIK_CURSOR_HEIGHT 128
176
177 struct amdgpu_device;
178 struct amdgpu_ib;
179 struct amdgpu_cs_parser;
180 struct amdgpu_job;
181 struct amdgpu_irq_src;
182 struct amdgpu_fpriv;
183 struct amdgpu_bo_va_mapping;
184
185 enum amdgpu_cp_irq {
186         AMDGPU_CP_IRQ_GFX_EOP = 0,
187         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
188         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
190         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
191         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
192         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
194         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
195
196         AMDGPU_CP_IRQ_LAST
197 };
198
199 enum amdgpu_sdma_irq {
200         AMDGPU_SDMA_IRQ_TRAP0 = 0,
201         AMDGPU_SDMA_IRQ_TRAP1,
202
203         AMDGPU_SDMA_IRQ_LAST
204 };
205
206 enum amdgpu_thermal_irq {
207         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
208         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
209
210         AMDGPU_THERMAL_IRQ_LAST
211 };
212
213 enum amdgpu_kiq_irq {
214         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
215         AMDGPU_CP_KIQ_IRQ_LAST
216 };
217
218 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
219                                   enum amd_ip_block_type block_type,
220                                   enum amd_clockgating_state state);
221 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
222                                   enum amd_ip_block_type block_type,
223                                   enum amd_powergating_state state);
224 void amdgpu_get_clockgating_state(struct amdgpu_device *adev, u32 *flags);
225 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
226                          enum amd_ip_block_type block_type);
227 bool amdgpu_is_idle(struct amdgpu_device *adev,
228                     enum amd_ip_block_type block_type);
229
230 #define AMDGPU_MAX_IP_NUM 16
231
232 struct amdgpu_ip_block_status {
233         bool valid;
234         bool sw;
235         bool hw;
236         bool late_initialized;
237         bool hang;
238 };
239
240 struct amdgpu_ip_block_version {
241         const enum amd_ip_block_type type;
242         const u32 major;
243         const u32 minor;
244         const u32 rev;
245         const struct amd_ip_funcs *funcs;
246 };
247
248 struct amdgpu_ip_block {
249         struct amdgpu_ip_block_status status;
250         const struct amdgpu_ip_block_version *version;
251 };
252
253 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
254                                 enum amd_ip_block_type type,
255                                 u32 major, u32 minor);
256
257 struct amdgpu_ip_block * amdgpu_get_ip_block(struct amdgpu_device *adev,
258                                              enum amd_ip_block_type type);
259
260 int amdgpu_ip_block_add(struct amdgpu_device *adev,
261                         const struct amdgpu_ip_block_version *ip_block_version);
262
263 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
264 struct amdgpu_buffer_funcs {
265         /* maximum bytes in a single operation */
266         uint32_t        copy_max_bytes;
267
268         /* number of dw to reserve per operation */
269         unsigned        copy_num_dw;
270
271         /* used for buffer migration */
272         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
273                                  /* src addr in bytes */
274                                  uint64_t src_offset,
275                                  /* dst addr in bytes */
276                                  uint64_t dst_offset,
277                                  /* number of byte to transfer */
278                                  uint32_t byte_count);
279
280         /* maximum bytes in a single operation */
281         uint32_t        fill_max_bytes;
282
283         /* number of dw to reserve per operation */
284         unsigned        fill_num_dw;
285
286         /* used for buffer clearing */
287         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
288                                  /* value to write to memory */
289                                  uint32_t src_data,
290                                  /* dst addr in bytes */
291                                  uint64_t dst_offset,
292                                  /* number of byte to fill */
293                                  uint32_t byte_count);
294 };
295
296 /* provided by hw blocks that can write ptes, e.g., sdma */
297 struct amdgpu_vm_pte_funcs {
298         /* number of dw to reserve per operation */
299         unsigned        copy_pte_num_dw;
300
301         /* copy pte entries from GART */
302         void (*copy_pte)(struct amdgpu_ib *ib,
303                          uint64_t pe, uint64_t src,
304                          unsigned count);
305
306         /* write pte one entry at a time with addr mapping */
307         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
308                           uint64_t value, unsigned count,
309                           uint32_t incr);
310
311         /* maximum nums of PTEs/PDEs in a single operation */
312         uint32_t        set_max_nums_pte_pde;
313
314         /* number of dw to reserve per operation */
315         unsigned        set_pte_pde_num_dw;
316
317         /* for linear pte/pde updates without addr mapping */
318         void (*set_pte_pde)(struct amdgpu_ib *ib,
319                             uint64_t pe,
320                             uint64_t addr, unsigned count,
321                             uint32_t incr, uint64_t flags);
322 };
323
324 /* provided by the gmc block */
325 struct amdgpu_gart_funcs {
326         /* flush the vm tlb via mmio */
327         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
328                               uint32_t vmid);
329         /* write pte/pde updates using the cpu */
330         int (*set_pte_pde)(struct amdgpu_device *adev,
331                            void *cpu_pt_addr, /* cpu addr of page table */
332                            uint32_t gpu_page_idx, /* pte/pde to update */
333                            uint64_t addr, /* addr to write into pte/pde */
334                            uint64_t flags); /* access flags */
335         /* enable/disable PRT support */
336         void (*set_prt)(struct amdgpu_device *adev, bool enable);
337         /* set pte flags based per asic */
338         uint64_t (*get_vm_pte_flags)(struct amdgpu_device *adev,
339                                      uint32_t flags);
340         /* get the pde for a given mc addr */
341         u64 (*get_vm_pde)(struct amdgpu_device *adev, u64 addr);
342         uint32_t (*get_invalidate_req)(unsigned int vm_id);
343 };
344
345 /* provided by the ih block */
346 struct amdgpu_ih_funcs {
347         /* ring read/write ptr handling, called from interrupt context */
348         u32 (*get_wptr)(struct amdgpu_device *adev);
349         bool (*prescreen_iv)(struct amdgpu_device *adev);
350         void (*decode_iv)(struct amdgpu_device *adev,
351                           struct amdgpu_iv_entry *entry);
352         void (*set_rptr)(struct amdgpu_device *adev);
353 };
354
355 /*
356  * BIOS.
357  */
358 bool amdgpu_get_bios(struct amdgpu_device *adev);
359 bool amdgpu_read_bios(struct amdgpu_device *adev);
360
361 /*
362  * Dummy page
363  */
364 struct amdgpu_dummy_page {
365         struct page     *page;
366         dma_addr_t      addr;
367 };
368 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
369 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
370
371
372 /*
373  * Clocks
374  */
375
376 #define AMDGPU_MAX_PPLL 3
377
378 struct amdgpu_clock {
379         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
380         struct amdgpu_pll spll;
381         struct amdgpu_pll mpll;
382         /* 10 Khz units */
383         uint32_t default_mclk;
384         uint32_t default_sclk;
385         uint32_t default_dispclk;
386         uint32_t current_dispclk;
387         uint32_t dp_extclk;
388         uint32_t max_pixel_clock;
389 };
390
391 /*
392  * GEM.
393  */
394
395 #define AMDGPU_GEM_DOMAIN_MAX           0x3
396 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
397
398 void amdgpu_gem_object_free(struct drm_gem_object *obj);
399 int amdgpu_gem_object_open(struct drm_gem_object *obj,
400                                 struct drm_file *file_priv);
401 void amdgpu_gem_object_close(struct drm_gem_object *obj,
402                                 struct drm_file *file_priv);
403 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
404 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
405 struct drm_gem_object *
406 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
407                                  struct dma_buf_attachment *attach,
408                                  struct sg_table *sg);
409 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
410                                         struct drm_gem_object *gobj,
411                                         int flags);
412 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
413 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
414 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
415 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
416 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
417 int amdgpu_gem_prime_mmap(struct drm_gem_object *obj, struct vm_area_struct *vma);
418 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
419
420 /* sub-allocation manager, it has to be protected by another lock.
421  * By conception this is an helper for other part of the driver
422  * like the indirect buffer or semaphore, which both have their
423  * locking.
424  *
425  * Principe is simple, we keep a list of sub allocation in offset
426  * order (first entry has offset == 0, last entry has the highest
427  * offset).
428  *
429  * When allocating new object we first check if there is room at
430  * the end total_size - (last_object_offset + last_object_size) >=
431  * alloc_size. If so we allocate new object there.
432  *
433  * When there is not enough room at the end, we start waiting for
434  * each sub object until we reach object_offset+object_size >=
435  * alloc_size, this object then become the sub object we return.
436  *
437  * Alignment can't be bigger than page size.
438  *
439  * Hole are not considered for allocation to keep things simple.
440  * Assumption is that there won't be hole (all object on same
441  * alignment).
442  */
443
444 #define AMDGPU_SA_NUM_FENCE_LISTS       32
445
446 struct amdgpu_sa_manager {
447         wait_queue_head_t       wq;
448         struct amdgpu_bo        *bo;
449         struct list_head        *hole;
450         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
451         struct list_head        olist;
452         unsigned                size;
453         uint64_t                gpu_addr;
454         void                    *cpu_ptr;
455         uint32_t                domain;
456         uint32_t                align;
457 };
458
459 /* sub-allocation buffer */
460 struct amdgpu_sa_bo {
461         struct list_head                olist;
462         struct list_head                flist;
463         struct amdgpu_sa_manager        *manager;
464         unsigned                        soffset;
465         unsigned                        eoffset;
466         struct dma_fence                *fence;
467 };
468
469 /*
470  * GEM objects.
471  */
472 void amdgpu_gem_force_release(struct amdgpu_device *adev);
473 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
474                              int alignment, u32 initial_domain,
475                              u64 flags, bool kernel,
476                              struct reservation_object *resv,
477                              struct drm_gem_object **obj);
478
479 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
480                             struct drm_device *dev,
481                             struct drm_mode_create_dumb *args);
482 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
483                           struct drm_device *dev,
484                           uint32_t handle, uint64_t *offset_p);
485 int amdgpu_fence_slab_init(void);
486 void amdgpu_fence_slab_fini(void);
487
488 /*
489  * VMHUB structures, functions & helpers
490  */
491 struct amdgpu_vmhub {
492         uint32_t        ctx0_ptb_addr_lo32;
493         uint32_t        ctx0_ptb_addr_hi32;
494         uint32_t        vm_inv_eng0_req;
495         uint32_t        vm_inv_eng0_ack;
496         uint32_t        vm_context0_cntl;
497         uint32_t        vm_l2_pro_fault_status;
498         uint32_t        vm_l2_pro_fault_cntl;
499 };
500
501 /*
502  * GPU MC structures, functions & helpers
503  */
504 struct amdgpu_mc {
505         resource_size_t         aper_size;
506         resource_size_t         aper_base;
507         resource_size_t         agp_base;
508         /* for some chips with <= 32MB we need to lie
509          * about vram size near mc fb location */
510         u64                     mc_vram_size;
511         u64                     visible_vram_size;
512         u64                     gart_size;
513         u64                     gart_start;
514         u64                     gart_end;
515         u64                     vram_start;
516         u64                     vram_end;
517         unsigned                vram_width;
518         u64                     real_vram_size;
519         int                     vram_mtrr;
520         u64                     mc_mask;
521         const struct firmware   *fw;    /* MC firmware */
522         uint32_t                fw_version;
523         struct amdgpu_irq_src   vm_fault;
524         uint32_t                vram_type;
525         uint32_t                srbm_soft_reset;
526         bool                    prt_warning;
527         uint64_t                stolen_size;
528         /* apertures */
529         u64                                     shared_aperture_start;
530         u64                                     shared_aperture_end;
531         u64                                     private_aperture_start;
532         u64                                     private_aperture_end;
533         /* protects concurrent invalidation */
534         spinlock_t              invalidate_lock;
535 };
536
537 /*
538  * GPU doorbell structures, functions & helpers
539  */
540 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
541 {
542         AMDGPU_DOORBELL_KIQ                     = 0x000,
543         AMDGPU_DOORBELL_HIQ                     = 0x001,
544         AMDGPU_DOORBELL_DIQ                     = 0x002,
545         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
546         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
547         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
548         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
549         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
550         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
551         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
552         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
553         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
554         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
555         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
556         AMDGPU_DOORBELL_IH                      = 0x1E8,
557         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
558         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
559 } AMDGPU_DOORBELL_ASSIGNMENT;
560
561 struct amdgpu_doorbell {
562         /* doorbell mmio */
563         resource_size_t         base;
564         resource_size_t         size;
565         u32 __iomem             *ptr;
566         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
567 };
568
569 /*
570  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
571  */
572 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
573 {
574         /*
575          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
576          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
577          *  Compute related doorbells are allocated from 0x00 to 0x8a
578          */
579
580
581         /* kernel scheduling */
582         AMDGPU_DOORBELL64_KIQ                     = 0x00,
583
584         /* HSA interface queue and debug queue */
585         AMDGPU_DOORBELL64_HIQ                     = 0x01,
586         AMDGPU_DOORBELL64_DIQ                     = 0x02,
587
588         /* Compute engines */
589         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
590         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
591         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
592         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
593         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
594         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
595         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
596         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
597
598         /* User queue doorbell range (128 doorbells) */
599         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
600         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
601
602         /* Graphics engine */
603         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
604
605         /*
606          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
607          * Graphics voltage island aperture 1
608          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
609          */
610
611         /* sDMA engines */
612         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
613         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
614         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
615         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
616
617         /* Interrupt handler */
618         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
619         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
620         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
621
622         /* VCN engine use 32 bits doorbell  */
623         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
624         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
625         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
626         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
627
628         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
629          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
630          */
631         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
632         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
633         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
634         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
635
636         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
637         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
638         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
639         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
640
641         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
642         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
643 } AMDGPU_DOORBELL64_ASSIGNMENT;
644
645
646 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
647                                 phys_addr_t *aperture_base,
648                                 size_t *aperture_size,
649                                 size_t *start_offset);
650
651 /*
652  * IRQS.
653  */
654
655 struct amdgpu_flip_work {
656         struct delayed_work             flip_work;
657         struct work_struct              unpin_work;
658         struct amdgpu_device            *adev;
659         int                             crtc_id;
660         u32                             target_vblank;
661         uint64_t                        base;
662         struct drm_pending_vblank_event *event;
663         struct amdgpu_bo                *old_abo;
664         struct dma_fence                *excl;
665         unsigned                        shared_count;
666         struct dma_fence                **shared;
667         struct dma_fence_cb             cb;
668         bool                            async;
669 };
670
671
672 /*
673  * CP & rings.
674  */
675
676 struct amdgpu_ib {
677         struct amdgpu_sa_bo             *sa_bo;
678         uint32_t                        length_dw;
679         uint64_t                        gpu_addr;
680         uint32_t                        *ptr;
681         uint32_t                        flags;
682 };
683
684 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
685
686 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
687                      struct amdgpu_job **job, struct amdgpu_vm *vm);
688 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
689                              struct amdgpu_job **job);
690
691 void amdgpu_job_free_resources(struct amdgpu_job *job);
692 void amdgpu_job_free(struct amdgpu_job *job);
693 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
694                       struct amd_sched_entity *entity, void *owner,
695                       struct dma_fence **f);
696
697 /*
698  * Queue manager
699  */
700 struct amdgpu_queue_mapper {
701         int             hw_ip;
702         struct mutex    lock;
703         /* protected by lock */
704         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
705 };
706
707 struct amdgpu_queue_mgr {
708         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
709 };
710
711 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
712                           struct amdgpu_queue_mgr *mgr);
713 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
714                           struct amdgpu_queue_mgr *mgr);
715 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
716                          struct amdgpu_queue_mgr *mgr,
717                          int hw_ip, int instance, int ring,
718                          struct amdgpu_ring **out_ring);
719
720 /*
721  * context related structures
722  */
723
724 struct amdgpu_ctx_ring {
725         uint64_t                sequence;
726         struct dma_fence        **fences;
727         struct amd_sched_entity entity;
728 };
729
730 struct amdgpu_ctx {
731         struct kref             refcount;
732         struct amdgpu_device    *adev;
733         struct amdgpu_queue_mgr queue_mgr;
734         unsigned                reset_counter;
735         spinlock_t              ring_lock;
736         struct dma_fence        **fences;
737         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
738         bool preamble_presented;
739 };
740
741 struct amdgpu_ctx_mgr {
742         struct amdgpu_device    *adev;
743         struct mutex            lock;
744         /* protected by lock */
745         struct idr              ctx_handles;
746 };
747
748 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
749 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
750
751 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
752                               struct dma_fence *fence, uint64_t *seq);
753 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
754                                    struct amdgpu_ring *ring, uint64_t seq);
755
756 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
757                      struct drm_file *filp);
758
759 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
760 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
761
762 /*
763  * file private structure
764  */
765
766 struct amdgpu_fpriv {
767         struct amdgpu_vm        vm;
768         struct amdgpu_bo_va     *prt_va;
769         struct amdgpu_bo_va     *csa_va;
770         struct mutex            bo_list_lock;
771         struct idr              bo_list_handles;
772         struct amdgpu_ctx_mgr   ctx_mgr;
773         u32                     vram_lost_counter;
774 };
775
776 /*
777  * residency list
778  */
779 struct amdgpu_bo_list_entry {
780         struct amdgpu_bo                *robj;
781         struct ttm_validate_buffer      tv;
782         struct amdgpu_bo_va             *bo_va;
783         uint32_t                        priority;
784         struct page                     **user_pages;
785         int                             user_invalidated;
786 };
787
788 struct amdgpu_bo_list {
789         struct mutex lock;
790         struct rcu_head rhead;
791         struct kref refcount;
792         struct amdgpu_bo *gds_obj;
793         struct amdgpu_bo *gws_obj;
794         struct amdgpu_bo *oa_obj;
795         unsigned first_userptr;
796         unsigned num_entries;
797         struct amdgpu_bo_list_entry *array;
798 };
799
800 struct amdgpu_bo_list *
801 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
802 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
803                              struct list_head *validated);
804 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
805 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
806
807 /*
808  * GFX stuff
809  */
810 #include "clearstate_defs.h"
811
812 struct amdgpu_rlc_funcs {
813         void (*enter_safe_mode)(struct amdgpu_device *adev);
814         void (*exit_safe_mode)(struct amdgpu_device *adev);
815 };
816
817 struct amdgpu_rlc {
818         /* for power gating */
819         struct amdgpu_bo        *save_restore_obj;
820         uint64_t                save_restore_gpu_addr;
821         volatile uint32_t       *sr_ptr;
822         const u32               *reg_list;
823         u32                     reg_list_size;
824         /* for clear state */
825         struct amdgpu_bo        *clear_state_obj;
826         uint64_t                clear_state_gpu_addr;
827         volatile uint32_t       *cs_ptr;
828         const struct cs_section_def   *cs_data;
829         u32                     clear_state_size;
830         /* for cp tables */
831         struct amdgpu_bo        *cp_table_obj;
832         uint64_t                cp_table_gpu_addr;
833         volatile uint32_t       *cp_table_ptr;
834         u32                     cp_table_size;
835
836         /* safe mode for updating CG/PG state */
837         bool in_safe_mode;
838         const struct amdgpu_rlc_funcs *funcs;
839
840         /* for firmware data */
841         u32 save_and_restore_offset;
842         u32 clear_state_descriptor_offset;
843         u32 avail_scratch_ram_locations;
844         u32 reg_restore_list_size;
845         u32 reg_list_format_start;
846         u32 reg_list_format_separate_start;
847         u32 starting_offsets_start;
848         u32 reg_list_format_size_bytes;
849         u32 reg_list_size_bytes;
850
851         u32 *register_list_format;
852         u32 *register_restore;
853 };
854
855 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
856
857 struct amdgpu_mec {
858         struct amdgpu_bo        *hpd_eop_obj;
859         u64                     hpd_eop_gpu_addr;
860         struct amdgpu_bo        *mec_fw_obj;
861         u64                     mec_fw_gpu_addr;
862         u32 num_mec;
863         u32 num_pipe_per_mec;
864         u32 num_queue_per_pipe;
865         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
866
867         /* These are the resources for which amdgpu takes ownership */
868         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
869 };
870
871 struct amdgpu_kiq {
872         u64                     eop_gpu_addr;
873         struct amdgpu_bo        *eop_obj;
874         struct mutex            ring_mutex;
875         struct amdgpu_ring      ring;
876         struct amdgpu_irq_src   irq;
877 };
878
879 /*
880  * GPU scratch registers structures, functions & helpers
881  */
882 struct amdgpu_scratch {
883         unsigned                num_reg;
884         uint32_t                reg_base;
885         uint32_t                free_mask;
886 };
887
888 /*
889  * GFX configurations
890  */
891 #define AMDGPU_GFX_MAX_SE 4
892 #define AMDGPU_GFX_MAX_SH_PER_SE 2
893
894 struct amdgpu_rb_config {
895         uint32_t rb_backend_disable;
896         uint32_t user_rb_backend_disable;
897         uint32_t raster_config;
898         uint32_t raster_config_1;
899 };
900
901 struct gb_addr_config {
902         uint16_t pipe_interleave_size;
903         uint8_t num_pipes;
904         uint8_t max_compress_frags;
905         uint8_t num_banks;
906         uint8_t num_se;
907         uint8_t num_rb_per_se;
908 };
909
910 struct amdgpu_gfx_config {
911         unsigned max_shader_engines;
912         unsigned max_tile_pipes;
913         unsigned max_cu_per_sh;
914         unsigned max_sh_per_se;
915         unsigned max_backends_per_se;
916         unsigned max_texture_channel_caches;
917         unsigned max_gprs;
918         unsigned max_gs_threads;
919         unsigned max_hw_contexts;
920         unsigned sc_prim_fifo_size_frontend;
921         unsigned sc_prim_fifo_size_backend;
922         unsigned sc_hiz_tile_fifo_size;
923         unsigned sc_earlyz_tile_fifo_size;
924
925         unsigned num_tile_pipes;
926         unsigned backend_enable_mask;
927         unsigned mem_max_burst_length_bytes;
928         unsigned mem_row_size_in_kb;
929         unsigned shader_engine_tile_size;
930         unsigned num_gpus;
931         unsigned multi_gpu_tile_size;
932         unsigned mc_arb_ramcfg;
933         unsigned gb_addr_config;
934         unsigned num_rbs;
935         unsigned gs_vgt_table_depth;
936         unsigned gs_prim_buffer_depth;
937
938         uint32_t tile_mode_array[32];
939         uint32_t macrotile_mode_array[16];
940
941         struct gb_addr_config gb_addr_config_fields;
942         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
943
944         /* gfx configure feature */
945         uint32_t double_offchip_lds_buf;
946 };
947
948 struct amdgpu_cu_info {
949         uint32_t max_waves_per_simd;
950         uint32_t wave_front_size;
951         uint32_t max_scratch_slots_per_cu;
952         uint32_t lds_size;
953
954         /* total active CU number */
955         uint32_t number;
956         uint32_t ao_cu_mask;
957         uint32_t ao_cu_bitmap[4][4];
958         uint32_t bitmap[4][4];
959 };
960
961 struct amdgpu_gfx_funcs {
962         /* get the gpu clock counter */
963         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
964         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
965         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
966         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
967         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
968 };
969
970 struct amdgpu_ngg_buf {
971         struct amdgpu_bo        *bo;
972         uint64_t                gpu_addr;
973         uint32_t                size;
974         uint32_t                bo_size;
975 };
976
977 enum {
978         NGG_PRIM = 0,
979         NGG_POS,
980         NGG_CNTL,
981         NGG_PARAM,
982         NGG_BUF_MAX
983 };
984
985 struct amdgpu_ngg {
986         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
987         uint32_t                gds_reserve_addr;
988         uint32_t                gds_reserve_size;
989         bool                    init;
990 };
991
992 struct amdgpu_gfx {
993         struct mutex                    gpu_clock_mutex;
994         struct amdgpu_gfx_config        config;
995         struct amdgpu_rlc               rlc;
996         struct amdgpu_mec               mec;
997         struct amdgpu_kiq               kiq;
998         struct amdgpu_scratch           scratch;
999         const struct firmware           *me_fw; /* ME firmware */
1000         uint32_t                        me_fw_version;
1001         const struct firmware           *pfp_fw; /* PFP firmware */
1002         uint32_t                        pfp_fw_version;
1003         const struct firmware           *ce_fw; /* CE firmware */
1004         uint32_t                        ce_fw_version;
1005         const struct firmware           *rlc_fw; /* RLC firmware */
1006         uint32_t                        rlc_fw_version;
1007         const struct firmware           *mec_fw; /* MEC firmware */
1008         uint32_t                        mec_fw_version;
1009         const struct firmware           *mec2_fw; /* MEC2 firmware */
1010         uint32_t                        mec2_fw_version;
1011         uint32_t                        me_feature_version;
1012         uint32_t                        ce_feature_version;
1013         uint32_t                        pfp_feature_version;
1014         uint32_t                        rlc_feature_version;
1015         uint32_t                        mec_feature_version;
1016         uint32_t                        mec2_feature_version;
1017         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1018         unsigned                        num_gfx_rings;
1019         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1020         unsigned                        num_compute_rings;
1021         struct amdgpu_irq_src           eop_irq;
1022         struct amdgpu_irq_src           priv_reg_irq;
1023         struct amdgpu_irq_src           priv_inst_irq;
1024         /* gfx status */
1025         uint32_t                        gfx_current_status;
1026         /* ce ram size*/
1027         unsigned                        ce_ram_size;
1028         struct amdgpu_cu_info           cu_info;
1029         const struct amdgpu_gfx_funcs   *funcs;
1030
1031         /* reset mask */
1032         uint32_t                        grbm_soft_reset;
1033         uint32_t                        srbm_soft_reset;
1034         /* s3/s4 mask */
1035         bool                            in_suspend;
1036         /* NGG */
1037         struct amdgpu_ngg               ngg;
1038 };
1039
1040 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1041                   unsigned size, struct amdgpu_ib *ib);
1042 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1043                     struct dma_fence *f);
1044 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1045                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
1046                        struct dma_fence **f);
1047 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1048 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1049 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1050
1051 /*
1052  * CS.
1053  */
1054 struct amdgpu_cs_chunk {
1055         uint32_t                chunk_id;
1056         uint32_t                length_dw;
1057         void                    *kdata;
1058 };
1059
1060 struct amdgpu_cs_parser {
1061         struct amdgpu_device    *adev;
1062         struct drm_file         *filp;
1063         struct amdgpu_ctx       *ctx;
1064
1065         /* chunks */
1066         unsigned                nchunks;
1067         struct amdgpu_cs_chunk  *chunks;
1068
1069         /* scheduler job object */
1070         struct amdgpu_job       *job;
1071
1072         /* buffer objects */
1073         struct ww_acquire_ctx           ticket;
1074         struct amdgpu_bo_list           *bo_list;
1075         struct amdgpu_mn                *mn;
1076         struct amdgpu_bo_list_entry     vm_pd;
1077         struct list_head                validated;
1078         struct dma_fence                *fence;
1079         uint64_t                        bytes_moved_threshold;
1080         uint64_t                        bytes_moved_vis_threshold;
1081         uint64_t                        bytes_moved;
1082         uint64_t                        bytes_moved_vis;
1083         struct amdgpu_bo_list_entry     *evictable;
1084
1085         /* user fence */
1086         struct amdgpu_bo_list_entry     uf_entry;
1087
1088         unsigned num_post_dep_syncobjs;
1089         struct drm_syncobj **post_dep_syncobjs;
1090 };
1091
1092 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1093 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1094 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1095
1096 struct amdgpu_job {
1097         struct amd_sched_job    base;
1098         struct amdgpu_device    *adev;
1099         struct amdgpu_vm        *vm;
1100         struct amdgpu_ring      *ring;
1101         struct amdgpu_sync      sync;
1102         struct amdgpu_sync      dep_sync;
1103         struct amdgpu_sync      sched_sync;
1104         struct amdgpu_ib        *ibs;
1105         struct dma_fence        *fence; /* the hw fence */
1106         uint32_t                preamble_status;
1107         uint32_t                num_ibs;
1108         void                    *owner;
1109         uint64_t                fence_ctx; /* the fence_context this job uses */
1110         bool                    vm_needs_flush;
1111         unsigned                vm_id;
1112         uint64_t                vm_pd_addr;
1113         uint32_t                gds_base, gds_size;
1114         uint32_t                gws_base, gws_size;
1115         uint32_t                oa_base, oa_size;
1116
1117         /* user fence handling */
1118         uint64_t                uf_addr;
1119         uint64_t                uf_sequence;
1120
1121 };
1122 #define to_amdgpu_job(sched_job)                \
1123                 container_of((sched_job), struct amdgpu_job, base)
1124
1125 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1126                                       uint32_t ib_idx, int idx)
1127 {
1128         return p->job->ibs[ib_idx].ptr[idx];
1129 }
1130
1131 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1132                                        uint32_t ib_idx, int idx,
1133                                        uint32_t value)
1134 {
1135         p->job->ibs[ib_idx].ptr[idx] = value;
1136 }
1137
1138 /*
1139  * Writeback
1140  */
1141 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1142
1143 struct amdgpu_wb {
1144         struct amdgpu_bo        *wb_obj;
1145         volatile uint32_t       *wb;
1146         uint64_t                gpu_addr;
1147         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1148         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1149 };
1150
1151 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1152 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1153
1154 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1155
1156 /*
1157  * SDMA
1158  */
1159 struct amdgpu_sdma_instance {
1160         /* SDMA firmware */
1161         const struct firmware   *fw;
1162         uint32_t                fw_version;
1163         uint32_t                feature_version;
1164
1165         struct amdgpu_ring      ring;
1166         bool                    burst_nop;
1167 };
1168
1169 struct amdgpu_sdma {
1170         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1171 #ifdef CONFIG_DRM_AMDGPU_SI
1172         //SI DMA has a difference trap irq number for the second engine
1173         struct amdgpu_irq_src   trap_irq_1;
1174 #endif
1175         struct amdgpu_irq_src   trap_irq;
1176         struct amdgpu_irq_src   illegal_inst_irq;
1177         int                     num_instances;
1178         uint32_t                    srbm_soft_reset;
1179 };
1180
1181 /*
1182  * Firmware
1183  */
1184 enum amdgpu_firmware_load_type {
1185         AMDGPU_FW_LOAD_DIRECT = 0,
1186         AMDGPU_FW_LOAD_SMU,
1187         AMDGPU_FW_LOAD_PSP,
1188 };
1189
1190 struct amdgpu_firmware {
1191         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1192         enum amdgpu_firmware_load_type load_type;
1193         struct amdgpu_bo *fw_buf;
1194         unsigned int fw_size;
1195         unsigned int max_ucodes;
1196         /* firmwares are loaded by psp instead of smu from vega10 */
1197         const struct amdgpu_psp_funcs *funcs;
1198         struct amdgpu_bo *rbuf;
1199         struct mutex mutex;
1200
1201         /* gpu info firmware data pointer */
1202         const struct firmware *gpu_info_fw;
1203
1204         void *fw_buf_ptr;
1205         uint64_t fw_buf_mc;
1206 };
1207
1208 /*
1209  * Benchmarking
1210  */
1211 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1212
1213
1214 /*
1215  * Testing
1216  */
1217 void amdgpu_test_moves(struct amdgpu_device *adev);
1218
1219 /*
1220  * Debugfs
1221  */
1222 struct amdgpu_debugfs {
1223         const struct drm_info_list      *files;
1224         unsigned                num_files;
1225 };
1226
1227 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1228                              const struct drm_info_list *files,
1229                              unsigned nfiles);
1230 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1231
1232 #if defined(CONFIG_DEBUG_FS)
1233 int amdgpu_debugfs_init(struct drm_minor *minor);
1234 #endif
1235
1236 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1237
1238 /*
1239  * amdgpu smumgr functions
1240  */
1241 struct amdgpu_smumgr_funcs {
1242         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1243         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1244         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1245 };
1246
1247 /*
1248  * amdgpu smumgr
1249  */
1250 struct amdgpu_smumgr {
1251         struct amdgpu_bo *toc_buf;
1252         struct amdgpu_bo *smu_buf;
1253         /* asic priv smu data */
1254         void *priv;
1255         spinlock_t smu_lock;
1256         /* smumgr functions */
1257         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1258         /* ucode loading complete flag */
1259         uint32_t fw_flags;
1260 };
1261
1262 /*
1263  * ASIC specific register table accessible by UMD
1264  */
1265 struct amdgpu_allowed_register_entry {
1266         uint32_t reg_offset;
1267         bool grbm_indexed;
1268 };
1269
1270 /*
1271  * ASIC specific functions.
1272  */
1273 struct amdgpu_asic_funcs {
1274         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1275         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1276                                    u8 *bios, u32 length_bytes);
1277         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1278                              u32 sh_num, u32 reg_offset, u32 *value);
1279         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1280         int (*reset)(struct amdgpu_device *adev);
1281         /* get the reference clock */
1282         u32 (*get_xclk)(struct amdgpu_device *adev);
1283         /* MM block clocks */
1284         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1285         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1286         /* static power management */
1287         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1288         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1289         /* get config memsize register */
1290         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1291 };
1292
1293 /*
1294  * IOCTL.
1295  */
1296 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1297                             struct drm_file *filp);
1298 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1299                                 struct drm_file *filp);
1300
1301 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1302                           struct drm_file *filp);
1303 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1304                         struct drm_file *filp);
1305 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1306                           struct drm_file *filp);
1307 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1308                               struct drm_file *filp);
1309 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1310                           struct drm_file *filp);
1311 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1312                         struct drm_file *filp);
1313 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1314 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1315 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1316                                 struct drm_file *filp);
1317
1318 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1319                                 struct drm_file *filp);
1320
1321 /* VRAM scratch page for HDP bug, default vram page */
1322 struct amdgpu_vram_scratch {
1323         struct amdgpu_bo                *robj;
1324         volatile uint32_t               *ptr;
1325         u64                             gpu_addr;
1326 };
1327
1328 /*
1329  * ACPI
1330  */
1331 struct amdgpu_atif_notification_cfg {
1332         bool enabled;
1333         int command_code;
1334 };
1335
1336 struct amdgpu_atif_notifications {
1337         bool display_switch;
1338         bool expansion_mode_change;
1339         bool thermal_state;
1340         bool forced_power_state;
1341         bool system_power_state;
1342         bool display_conf_change;
1343         bool px_gfx_switch;
1344         bool brightness_change;
1345         bool dgpu_display_event;
1346 };
1347
1348 struct amdgpu_atif_functions {
1349         bool system_params;
1350         bool sbios_requests;
1351         bool select_active_disp;
1352         bool lid_state;
1353         bool get_tv_standard;
1354         bool set_tv_standard;
1355         bool get_panel_expansion_mode;
1356         bool set_panel_expansion_mode;
1357         bool temperature_change;
1358         bool graphics_device_types;
1359 };
1360
1361 struct amdgpu_atif {
1362         struct amdgpu_atif_notifications notifications;
1363         struct amdgpu_atif_functions functions;
1364         struct amdgpu_atif_notification_cfg notification_cfg;
1365         struct amdgpu_encoder *encoder_for_bl;
1366 };
1367
1368 struct amdgpu_atcs_functions {
1369         bool get_ext_state;
1370         bool pcie_perf_req;
1371         bool pcie_dev_rdy;
1372         bool pcie_bus_width;
1373 };
1374
1375 struct amdgpu_atcs {
1376         struct amdgpu_atcs_functions functions;
1377 };
1378
1379 /*
1380  * CGS
1381  */
1382 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1383 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1384
1385 /*
1386  * Core structure, functions and helpers.
1387  */
1388 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1389 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1390
1391 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1392 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1393
1394 #define AMDGPU_RESET_MAGIC_NUM 64
1395 struct amdgpu_device {
1396         struct device                   *dev;
1397         struct drm_device               *ddev;
1398         struct pci_dev                  *pdev;
1399
1400 #ifdef CONFIG_DRM_AMD_ACP
1401         struct amdgpu_acp               acp;
1402 #endif
1403
1404         /* ASIC */
1405         enum amd_asic_type              asic_type;
1406         uint32_t                        family;
1407         uint32_t                        rev_id;
1408         uint32_t                        external_rev_id;
1409         unsigned long                   flags;
1410         int                             usec_timeout;
1411         const struct amdgpu_asic_funcs  *asic_funcs;
1412         bool                            shutdown;
1413         bool                            need_dma32;
1414         bool                            accel_working;
1415         struct work_struct              reset_work;
1416         struct notifier_block           acpi_nb;
1417         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1418         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1419         unsigned                        debugfs_count;
1420 #if defined(CONFIG_DEBUG_FS)
1421         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1422 #endif
1423         struct amdgpu_atif              atif;
1424         struct amdgpu_atcs              atcs;
1425         struct mutex                    srbm_mutex;
1426         /* GRBM index mutex. Protects concurrent access to GRBM index */
1427         struct mutex                    grbm_idx_mutex;
1428         struct dev_pm_domain            vga_pm_domain;
1429         bool                            have_disp_power_ref;
1430
1431         /* BIOS */
1432         bool                            is_atom_fw;
1433         uint8_t                         *bios;
1434         uint32_t                        bios_size;
1435         struct amdgpu_bo                *stolen_vga_memory;
1436         uint32_t                        bios_scratch_reg_offset;
1437         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1438
1439         /* Register/doorbell mmio */
1440         resource_size_t                 rmmio_base;
1441         resource_size_t                 rmmio_size;
1442         void __iomem                    *rmmio;
1443         /* protects concurrent MM_INDEX/DATA based register access */
1444         spinlock_t mmio_idx_lock;
1445         /* protects concurrent SMC based register access */
1446         spinlock_t smc_idx_lock;
1447         amdgpu_rreg_t                   smc_rreg;
1448         amdgpu_wreg_t                   smc_wreg;
1449         /* protects concurrent PCIE register access */
1450         spinlock_t pcie_idx_lock;
1451         amdgpu_rreg_t                   pcie_rreg;
1452         amdgpu_wreg_t                   pcie_wreg;
1453         amdgpu_rreg_t                   pciep_rreg;
1454         amdgpu_wreg_t                   pciep_wreg;
1455         /* protects concurrent UVD register access */
1456         spinlock_t uvd_ctx_idx_lock;
1457         amdgpu_rreg_t                   uvd_ctx_rreg;
1458         amdgpu_wreg_t                   uvd_ctx_wreg;
1459         /* protects concurrent DIDT register access */
1460         spinlock_t didt_idx_lock;
1461         amdgpu_rreg_t                   didt_rreg;
1462         amdgpu_wreg_t                   didt_wreg;
1463         /* protects concurrent gc_cac register access */
1464         spinlock_t gc_cac_idx_lock;
1465         amdgpu_rreg_t                   gc_cac_rreg;
1466         amdgpu_wreg_t                   gc_cac_wreg;
1467         /* protects concurrent se_cac register access */
1468         spinlock_t se_cac_idx_lock;
1469         amdgpu_rreg_t                   se_cac_rreg;
1470         amdgpu_wreg_t                   se_cac_wreg;
1471         /* protects concurrent ENDPOINT (audio) register access */
1472         spinlock_t audio_endpt_idx_lock;
1473         amdgpu_block_rreg_t             audio_endpt_rreg;
1474         amdgpu_block_wreg_t             audio_endpt_wreg;
1475         void __iomem                    *rio_mem;
1476         resource_size_t                 rio_mem_size;
1477         struct amdgpu_doorbell          doorbell;
1478
1479         /* clock/pll info */
1480         struct amdgpu_clock            clock;
1481
1482         /* MC */
1483         struct amdgpu_mc                mc;
1484         struct amdgpu_gart              gart;
1485         struct amdgpu_dummy_page        dummy_page;
1486         struct amdgpu_vm_manager        vm_manager;
1487         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1488
1489         /* memory management */
1490         struct amdgpu_mman              mman;
1491         struct amdgpu_vram_scratch      vram_scratch;
1492         struct amdgpu_wb                wb;
1493         atomic64_t                      num_bytes_moved;
1494         atomic64_t                      num_evictions;
1495         atomic64_t                      num_vram_cpu_page_faults;
1496         atomic_t                        gpu_reset_counter;
1497         atomic_t                        vram_lost_counter;
1498
1499         /* data for buffer migration throttling */
1500         struct {
1501                 spinlock_t              lock;
1502                 s64                     last_update_us;
1503                 s64                     accum_us; /* accumulated microseconds */
1504                 s64                     accum_us_vis; /* for visible VRAM */
1505                 u32                     log2_max_MBps;
1506         } mm_stats;
1507
1508         /* display */
1509         bool                            enable_virtual_display;
1510         struct amdgpu_mode_info         mode_info;
1511         struct work_struct              hotplug_work;
1512         struct amdgpu_irq_src           crtc_irq;
1513         struct amdgpu_irq_src           pageflip_irq;
1514         struct amdgpu_irq_src           hpd_irq;
1515
1516         /* rings */
1517         u64                             fence_context;
1518         unsigned                        num_rings;
1519         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1520         bool                            ib_pool_ready;
1521         struct amdgpu_sa_manager        ring_tmp_bo;
1522
1523         /* interrupts */
1524         struct amdgpu_irq               irq;
1525
1526         /* powerplay */
1527         struct amd_powerplay            powerplay;
1528         bool                            pp_force_state_enabled;
1529
1530         /* dpm */
1531         struct amdgpu_pm                pm;
1532         u32                             cg_flags;
1533         u32                             pg_flags;
1534
1535         /* amdgpu smumgr */
1536         struct amdgpu_smumgr smu;
1537
1538         /* gfx */
1539         struct amdgpu_gfx               gfx;
1540
1541         /* sdma */
1542         struct amdgpu_sdma              sdma;
1543
1544         union {
1545                 struct {
1546                         /* uvd */
1547                         struct amdgpu_uvd               uvd;
1548
1549                         /* vce */
1550                         struct amdgpu_vce               vce;
1551                 };
1552
1553                 /* vcn */
1554                 struct amdgpu_vcn               vcn;
1555         };
1556
1557         /* firmwares */
1558         struct amdgpu_firmware          firmware;
1559
1560         /* PSP */
1561         struct psp_context              psp;
1562
1563         /* GDS */
1564         struct amdgpu_gds               gds;
1565
1566         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1567         int                             num_ip_blocks;
1568         struct mutex    mn_lock;
1569         DECLARE_HASHTABLE(mn_hash, 7);
1570
1571         /* tracking pinned memory */
1572         u64 vram_pin_size;
1573         u64 invisible_pin_size;
1574         u64 gart_pin_size;
1575
1576         /* amdkfd interface */
1577         struct kfd_dev          *kfd;
1578
1579         /* delayed work_func for deferring clockgating during resume */
1580         struct delayed_work     late_init_work;
1581
1582         struct amdgpu_virt      virt;
1583
1584         /* link all shadow bo */
1585         struct list_head                shadow_list;
1586         struct mutex                    shadow_list_lock;
1587         /* link all gtt */
1588         spinlock_t                      gtt_list_lock;
1589         struct list_head                gtt_list;
1590         /* keep an lru list of rings by HW IP */
1591         struct list_head                ring_lru_list;
1592         spinlock_t                      ring_lru_list_lock;
1593
1594         /* record hw reset is performed */
1595         bool has_hw_reset;
1596         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1597
1598         /* record last mm index being written through WREG32*/
1599         unsigned long last_mm_index;
1600         bool                            in_sriov_reset;
1601 };
1602
1603 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1604 {
1605         return container_of(bdev, struct amdgpu_device, mman.bdev);
1606 }
1607
1608 int amdgpu_device_init(struct amdgpu_device *adev,
1609                        struct drm_device *ddev,
1610                        struct pci_dev *pdev,
1611                        uint32_t flags);
1612 void amdgpu_device_fini(struct amdgpu_device *adev);
1613 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1614
1615 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1616                         uint32_t acc_flags);
1617 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1618                     uint32_t acc_flags);
1619 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1620 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1621
1622 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1623 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1624 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1625 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1626
1627 /*
1628  * Registers read & write functions.
1629  */
1630
1631 #define AMDGPU_REGS_IDX       (1<<0)
1632 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1633
1634 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1635 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1636
1637 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1638 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1639 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1640 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1641 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1642 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1643 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1644 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1645 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1646 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1647 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1648 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1649 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1650 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1651 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1652 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1653 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1654 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1655 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1656 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1657 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1658 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1659 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1660 #define WREG32_P(reg, val, mask)                                \
1661         do {                                                    \
1662                 uint32_t tmp_ = RREG32(reg);                    \
1663                 tmp_ &= (mask);                                 \
1664                 tmp_ |= ((val) & ~(mask));                      \
1665                 WREG32(reg, tmp_);                              \
1666         } while (0)
1667 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1668 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1669 #define WREG32_PLL_P(reg, val, mask)                            \
1670         do {                                                    \
1671                 uint32_t tmp_ = RREG32_PLL(reg);                \
1672                 tmp_ &= (mask);                                 \
1673                 tmp_ |= ((val) & ~(mask));                      \
1674                 WREG32_PLL(reg, tmp_);                          \
1675         } while (0)
1676 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1677 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1678 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1679
1680 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1681 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1682 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1683 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1684
1685 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1686 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1687
1688 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1689         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1690          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1691
1692 #define REG_GET_FIELD(value, reg, field)                                \
1693         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1694
1695 #define WREG32_FIELD(reg, field, val)   \
1696         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1697
1698 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1699         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1700
1701 /*
1702  * BIOS helpers.
1703  */
1704 #define RBIOS8(i) (adev->bios[i])
1705 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1706 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1707
1708 static inline struct amdgpu_sdma_instance *
1709 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1710 {
1711         struct amdgpu_device *adev = ring->adev;
1712         int i;
1713
1714         for (i = 0; i < adev->sdma.num_instances; i++)
1715                 if (&adev->sdma.instance[i].ring == ring)
1716                         break;
1717
1718         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1719                 return &adev->sdma.instance[i];
1720         else
1721                 return NULL;
1722 }
1723
1724 /*
1725  * ASICs macro.
1726  */
1727 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1728 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1729 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1730 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1731 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1732 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1733 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1734 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1735 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1736 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1737 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1738 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1739 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
1740 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1741 #define amdgpu_gart_get_vm_pde(adev, addr) (adev)->gart.gart_funcs->get_vm_pde((adev), (addr))
1742 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1743 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1744 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1745 #define amdgpu_vm_get_pte_flags(adev, flags) (adev)->gart.gart_funcs->get_vm_pte_flags((adev),(flags))
1746 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1747 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1748 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1749 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1750 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1751 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1752 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
1753 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1754 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1755 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1756 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1757 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1758 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
1759 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1760 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1761 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1762 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1763 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1764 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1765 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1766 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1767 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1768 #define amdgpu_ih_prescreen_iv(adev) (adev)->irq.ih_funcs->prescreen_iv((adev))
1769 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1770 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1771 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1772 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
1773 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1774 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1775 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1776 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1777 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1778 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1779 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1780 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1781 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1782 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1783 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1784 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1785 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1786 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1787 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1788 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1789
1790 /* Common functions */
1791 int amdgpu_gpu_reset(struct amdgpu_device *adev);
1792 bool amdgpu_need_backup(struct amdgpu_device *adev);
1793 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
1794 bool amdgpu_need_post(struct amdgpu_device *adev);
1795 void amdgpu_update_display_priority(struct amdgpu_device *adev);
1796
1797 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1798                                   u64 num_vis_bytes);
1799 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1800 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1801 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
1802 void amdgpu_gart_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
1803 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1804 int amdgpu_ttm_init(struct amdgpu_device *adev);
1805 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1806 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
1807                                              const u32 *registers,
1808                                              const u32 array_size);
1809
1810 bool amdgpu_device_is_px(struct drm_device *dev);
1811 /* atpx handler */
1812 #if defined(CONFIG_VGA_SWITCHEROO)
1813 void amdgpu_register_atpx_handler(void);
1814 void amdgpu_unregister_atpx_handler(void);
1815 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1816 bool amdgpu_is_atpx_hybrid(void);
1817 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1818 bool amdgpu_has_atpx(void);
1819 #else
1820 static inline void amdgpu_register_atpx_handler(void) {}
1821 static inline void amdgpu_unregister_atpx_handler(void) {}
1822 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1823 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1824 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1825 static inline bool amdgpu_has_atpx(void) { return false; }
1826 #endif
1827
1828 /*
1829  * KMS
1830  */
1831 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1832 extern const int amdgpu_max_kms_ioctl;
1833
1834 bool amdgpu_kms_vram_lost(struct amdgpu_device *adev,
1835                           struct amdgpu_fpriv *fpriv);
1836 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1837 void amdgpu_driver_unload_kms(struct drm_device *dev);
1838 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1839 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1840 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1841                                  struct drm_file *file_priv);
1842 int amdgpu_suspend(struct amdgpu_device *adev);
1843 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1844 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1845 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1846 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1847 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1848 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1849                              unsigned long arg);
1850
1851 /*
1852  * functions used by amdgpu_encoder.c
1853  */
1854 struct amdgpu_afmt_acr {
1855         u32 clock;
1856
1857         int n_32khz;
1858         int cts_32khz;
1859
1860         int n_44_1khz;
1861         int cts_44_1khz;
1862
1863         int n_48khz;
1864         int cts_48khz;
1865
1866 };
1867
1868 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1869
1870 /* amdgpu_acpi.c */
1871 #if defined(CONFIG_ACPI)
1872 int amdgpu_acpi_init(struct amdgpu_device *adev);
1873 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1874 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1875 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1876                                                 u8 perf_req, bool advertise);
1877 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1878 #else
1879 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1880 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1881 #endif
1882
1883 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1884                            uint64_t addr, struct amdgpu_bo **bo,
1885                            struct amdgpu_bo_va_mapping **mapping);
1886
1887 #include "amdgpu_object.h"
1888 #endif