26c924bd7b216ad1b77baae7a6bcce5e953b7755
[muen/linux.git] / drivers / gpu / drm / i915 / gvt / handlers.c
1 /*
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21  * SOFTWARE.
22  *
23  * Authors:
24  *    Kevin Tian <kevin.tian@intel.com>
25  *    Eddie Dong <eddie.dong@intel.com>
26  *    Zhiyuan Lv <zhiyuan.lv@intel.com>
27  *
28  * Contributors:
29  *    Min He <min.he@intel.com>
30  *    Tina Zhang <tina.zhang@intel.com>
31  *    Pei Zhang <pei.zhang@intel.com>
32  *    Niu Bing <bing.niu@intel.com>
33  *    Ping Gao <ping.a.gao@intel.com>
34  *    Zhi Wang <zhi.a.wang@intel.com>
35  *
36
37  */
38
39 #include "i915_drv.h"
40 #include "gvt.h"
41 #include "i915_pvinfo.h"
42
43 /* XXX FIXME i915 has changed PP_XXX definition */
44 #define PCH_PP_STATUS  _MMIO(0xc7200)
45 #define PCH_PP_CONTROL _MMIO(0xc7204)
46 #define PCH_PP_ON_DELAYS _MMIO(0xc7208)
47 #define PCH_PP_OFF_DELAYS _MMIO(0xc720c)
48 #define PCH_PP_DIVISOR _MMIO(0xc7210)
49
50 unsigned long intel_gvt_get_device_type(struct intel_gvt *gvt)
51 {
52         if (IS_BROADWELL(gvt->dev_priv))
53                 return D_BDW;
54         else if (IS_SKYLAKE(gvt->dev_priv))
55                 return D_SKL;
56         else if (IS_KABYLAKE(gvt->dev_priv))
57                 return D_KBL;
58
59         return 0;
60 }
61
62 bool intel_gvt_match_device(struct intel_gvt *gvt,
63                 unsigned long device)
64 {
65         return intel_gvt_get_device_type(gvt) & device;
66 }
67
68 static void read_vreg(struct intel_vgpu *vgpu, unsigned int offset,
69         void *p_data, unsigned int bytes)
70 {
71         memcpy(p_data, &vgpu_vreg(vgpu, offset), bytes);
72 }
73
74 static void write_vreg(struct intel_vgpu *vgpu, unsigned int offset,
75         void *p_data, unsigned int bytes)
76 {
77         memcpy(&vgpu_vreg(vgpu, offset), p_data, bytes);
78 }
79
80 static struct intel_gvt_mmio_info *find_mmio_info(struct intel_gvt *gvt,
81                                                   unsigned int offset)
82 {
83         struct intel_gvt_mmio_info *e;
84
85         hash_for_each_possible(gvt->mmio.mmio_info_table, e, node, offset) {
86                 if (e->offset == offset)
87                         return e;
88         }
89         return NULL;
90 }
91
92 static int new_mmio_info(struct intel_gvt *gvt,
93                 u32 offset, u8 flags, u32 size,
94                 u32 addr_mask, u32 ro_mask, u32 device,
95                 gvt_mmio_func read, gvt_mmio_func write)
96 {
97         struct intel_gvt_mmio_info *info, *p;
98         u32 start, end, i;
99
100         if (!intel_gvt_match_device(gvt, device))
101                 return 0;
102
103         if (WARN_ON(!IS_ALIGNED(offset, 4)))
104                 return -EINVAL;
105
106         start = offset;
107         end = offset + size;
108
109         for (i = start; i < end; i += 4) {
110                 info = kzalloc(sizeof(*info), GFP_KERNEL);
111                 if (!info)
112                         return -ENOMEM;
113
114                 info->offset = i;
115                 p = find_mmio_info(gvt, info->offset);
116                 if (p) {
117                         WARN(1, "dup mmio definition offset %x\n",
118                                 info->offset);
119                         kfree(info);
120
121                         /* We return -EEXIST here to make GVT-g load fail.
122                          * So duplicated MMIO can be found as soon as
123                          * possible.
124                          */
125                         return -EEXIST;
126                 }
127
128                 info->ro_mask = ro_mask;
129                 info->device = device;
130                 info->read = read ? read : intel_vgpu_default_mmio_read;
131                 info->write = write ? write : intel_vgpu_default_mmio_write;
132                 gvt->mmio.mmio_attribute[info->offset / 4] = flags;
133                 INIT_HLIST_NODE(&info->node);
134                 hash_add(gvt->mmio.mmio_info_table, &info->node, info->offset);
135                 gvt->mmio.num_tracked_mmio++;
136         }
137         return 0;
138 }
139
140 /**
141  * intel_gvt_render_mmio_to_ring_id - convert a mmio offset into ring id
142  * @gvt: a GVT device
143  * @offset: register offset
144  *
145  * Returns:
146  * Ring ID on success, negative error code if failed.
147  */
148 int intel_gvt_render_mmio_to_ring_id(struct intel_gvt *gvt,
149                 unsigned int offset)
150 {
151         enum intel_engine_id id;
152         struct intel_engine_cs *engine;
153
154         offset &= ~GENMASK(11, 0);
155         for_each_engine(engine, gvt->dev_priv, id) {
156                 if (engine->mmio_base == offset)
157                         return id;
158         }
159         return -ENODEV;
160 }
161
162 #define offset_to_fence_num(offset) \
163         ((offset - i915_mmio_reg_offset(FENCE_REG_GEN6_LO(0))) >> 3)
164
165 #define fence_num_to_offset(num) \
166         (num * 8 + i915_mmio_reg_offset(FENCE_REG_GEN6_LO(0)))
167
168
169 void enter_failsafe_mode(struct intel_vgpu *vgpu, int reason)
170 {
171         switch (reason) {
172         case GVT_FAILSAFE_UNSUPPORTED_GUEST:
173                 pr_err("Detected your guest driver doesn't support GVT-g.\n");
174                 break;
175         case GVT_FAILSAFE_INSUFFICIENT_RESOURCE:
176                 pr_err("Graphics resource is not enough for the guest\n");
177                 break;
178         case GVT_FAILSAFE_GUEST_ERR:
179                 pr_err("GVT Internal error  for the guest\n");
180                 break;
181         default:
182                 break;
183         }
184         pr_err("Now vgpu %d will enter failsafe mode.\n", vgpu->id);
185         vgpu->failsafe = true;
186 }
187
188 static int sanitize_fence_mmio_access(struct intel_vgpu *vgpu,
189                 unsigned int fence_num, void *p_data, unsigned int bytes)
190 {
191         unsigned int max_fence = vgpu_fence_sz(vgpu);
192
193         if (fence_num >= max_fence) {
194                 gvt_vgpu_err("access oob fence reg %d/%d\n",
195                              fence_num, max_fence);
196
197                 /* When guest access oob fence regs without access
198                  * pv_info first, we treat guest not supporting GVT,
199                  * and we will let vgpu enter failsafe mode.
200                  */
201                 if (!vgpu->pv_notified)
202                         enter_failsafe_mode(vgpu,
203                                         GVT_FAILSAFE_UNSUPPORTED_GUEST);
204
205                 memset(p_data, 0, bytes);
206                 return -EINVAL;
207         }
208         return 0;
209 }
210
211 static int fence_mmio_read(struct intel_vgpu *vgpu, unsigned int off,
212                 void *p_data, unsigned int bytes)
213 {
214         int ret;
215
216         ret = sanitize_fence_mmio_access(vgpu, offset_to_fence_num(off),
217                         p_data, bytes);
218         if (ret)
219                 return ret;
220         read_vreg(vgpu, off, p_data, bytes);
221         return 0;
222 }
223
224 static int fence_mmio_write(struct intel_vgpu *vgpu, unsigned int off,
225                 void *p_data, unsigned int bytes)
226 {
227         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
228         unsigned int fence_num = offset_to_fence_num(off);
229         int ret;
230
231         ret = sanitize_fence_mmio_access(vgpu, fence_num, p_data, bytes);
232         if (ret)
233                 return ret;
234         write_vreg(vgpu, off, p_data, bytes);
235
236         mmio_hw_access_pre(dev_priv);
237         intel_vgpu_write_fence(vgpu, fence_num,
238                         vgpu_vreg64(vgpu, fence_num_to_offset(fence_num)));
239         mmio_hw_access_post(dev_priv);
240         return 0;
241 }
242
243 #define CALC_MODE_MASK_REG(old, new) \
244         (((new) & GENMASK(31, 16)) \
245          | ((((old) & GENMASK(15, 0)) & ~((new) >> 16)) \
246          | ((new) & ((new) >> 16))))
247
248 static int mul_force_wake_write(struct intel_vgpu *vgpu,
249                 unsigned int offset, void *p_data, unsigned int bytes)
250 {
251         u32 old, new;
252         uint32_t ack_reg_offset;
253
254         old = vgpu_vreg(vgpu, offset);
255         new = CALC_MODE_MASK_REG(old, *(u32 *)p_data);
256
257         if (IS_SKYLAKE(vgpu->gvt->dev_priv)
258                 || IS_KABYLAKE(vgpu->gvt->dev_priv)) {
259                 switch (offset) {
260                 case FORCEWAKE_RENDER_GEN9_REG:
261                         ack_reg_offset = FORCEWAKE_ACK_RENDER_GEN9_REG;
262                         break;
263                 case FORCEWAKE_BLITTER_GEN9_REG:
264                         ack_reg_offset = FORCEWAKE_ACK_BLITTER_GEN9_REG;
265                         break;
266                 case FORCEWAKE_MEDIA_GEN9_REG:
267                         ack_reg_offset = FORCEWAKE_ACK_MEDIA_GEN9_REG;
268                         break;
269                 default:
270                         /*should not hit here*/
271                         gvt_vgpu_err("invalid forcewake offset 0x%x\n", offset);
272                         return -EINVAL;
273                 }
274         } else {
275                 ack_reg_offset = FORCEWAKE_ACK_HSW_REG;
276         }
277
278         vgpu_vreg(vgpu, offset) = new;
279         vgpu_vreg(vgpu, ack_reg_offset) = (new & GENMASK(15, 0));
280         return 0;
281 }
282
283 static int gdrst_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
284                             void *p_data, unsigned int bytes)
285 {
286         unsigned int engine_mask = 0;
287         u32 data;
288
289         write_vreg(vgpu, offset, p_data, bytes);
290         data = vgpu_vreg(vgpu, offset);
291
292         if (data & GEN6_GRDOM_FULL) {
293                 gvt_dbg_mmio("vgpu%d: request full GPU reset\n", vgpu->id);
294                 engine_mask = ALL_ENGINES;
295         } else {
296                 if (data & GEN6_GRDOM_RENDER) {
297                         gvt_dbg_mmio("vgpu%d: request RCS reset\n", vgpu->id);
298                         engine_mask |= (1 << RCS);
299                 }
300                 if (data & GEN6_GRDOM_MEDIA) {
301                         gvt_dbg_mmio("vgpu%d: request VCS reset\n", vgpu->id);
302                         engine_mask |= (1 << VCS);
303                 }
304                 if (data & GEN6_GRDOM_BLT) {
305                         gvt_dbg_mmio("vgpu%d: request BCS Reset\n", vgpu->id);
306                         engine_mask |= (1 << BCS);
307                 }
308                 if (data & GEN6_GRDOM_VECS) {
309                         gvt_dbg_mmio("vgpu%d: request VECS Reset\n", vgpu->id);
310                         engine_mask |= (1 << VECS);
311                 }
312                 if (data & GEN8_GRDOM_MEDIA2) {
313                         gvt_dbg_mmio("vgpu%d: request VCS2 Reset\n", vgpu->id);
314                         if (HAS_BSD2(vgpu->gvt->dev_priv))
315                                 engine_mask |= (1 << VCS2);
316                 }
317         }
318
319         intel_gvt_reset_vgpu_locked(vgpu, false, engine_mask);
320
321         /* sw will wait for the device to ack the reset request */
322         vgpu_vreg(vgpu, offset) = 0;
323
324         return 0;
325 }
326
327 static int gmbus_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
328                 void *p_data, unsigned int bytes)
329 {
330         return intel_gvt_i2c_handle_gmbus_read(vgpu, offset, p_data, bytes);
331 }
332
333 static int gmbus_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
334                 void *p_data, unsigned int bytes)
335 {
336         return intel_gvt_i2c_handle_gmbus_write(vgpu, offset, p_data, bytes);
337 }
338
339 static int pch_pp_control_mmio_write(struct intel_vgpu *vgpu,
340                 unsigned int offset, void *p_data, unsigned int bytes)
341 {
342         write_vreg(vgpu, offset, p_data, bytes);
343
344         if (vgpu_vreg(vgpu, offset) & PANEL_POWER_ON) {
345                 vgpu_vreg_t(vgpu, PCH_PP_STATUS) |= PP_ON;
346                 vgpu_vreg_t(vgpu, PCH_PP_STATUS) |= PP_SEQUENCE_STATE_ON_IDLE;
347                 vgpu_vreg_t(vgpu, PCH_PP_STATUS) &= ~PP_SEQUENCE_POWER_DOWN;
348                 vgpu_vreg_t(vgpu, PCH_PP_STATUS) &= ~PP_CYCLE_DELAY_ACTIVE;
349
350         } else
351                 vgpu_vreg_t(vgpu, PCH_PP_STATUS) &=
352                         ~(PP_ON | PP_SEQUENCE_POWER_DOWN
353                                         | PP_CYCLE_DELAY_ACTIVE);
354         return 0;
355 }
356
357 static int transconf_mmio_write(struct intel_vgpu *vgpu,
358                 unsigned int offset, void *p_data, unsigned int bytes)
359 {
360         write_vreg(vgpu, offset, p_data, bytes);
361
362         if (vgpu_vreg(vgpu, offset) & TRANS_ENABLE)
363                 vgpu_vreg(vgpu, offset) |= TRANS_STATE_ENABLE;
364         else
365                 vgpu_vreg(vgpu, offset) &= ~TRANS_STATE_ENABLE;
366         return 0;
367 }
368
369 static int lcpll_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
370                 void *p_data, unsigned int bytes)
371 {
372         write_vreg(vgpu, offset, p_data, bytes);
373
374         if (vgpu_vreg(vgpu, offset) & LCPLL_PLL_DISABLE)
375                 vgpu_vreg(vgpu, offset) &= ~LCPLL_PLL_LOCK;
376         else
377                 vgpu_vreg(vgpu, offset) |= LCPLL_PLL_LOCK;
378
379         if (vgpu_vreg(vgpu, offset) & LCPLL_CD_SOURCE_FCLK)
380                 vgpu_vreg(vgpu, offset) |= LCPLL_CD_SOURCE_FCLK_DONE;
381         else
382                 vgpu_vreg(vgpu, offset) &= ~LCPLL_CD_SOURCE_FCLK_DONE;
383
384         return 0;
385 }
386
387 static int dpy_reg_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
388                 void *p_data, unsigned int bytes)
389 {
390         switch (offset) {
391         case 0xe651c:
392         case 0xe661c:
393         case 0xe671c:
394         case 0xe681c:
395                 vgpu_vreg(vgpu, offset) = 1 << 17;
396                 break;
397         case 0xe6c04:
398                 vgpu_vreg(vgpu, offset) = 0x3;
399                 break;
400         case 0xe6e1c:
401                 vgpu_vreg(vgpu, offset) = 0x2f << 16;
402                 break;
403         default:
404                 return -EINVAL;
405         }
406
407         read_vreg(vgpu, offset, p_data, bytes);
408         return 0;
409 }
410
411 static int pipeconf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
412                 void *p_data, unsigned int bytes)
413 {
414         u32 data;
415
416         write_vreg(vgpu, offset, p_data, bytes);
417         data = vgpu_vreg(vgpu, offset);
418
419         if (data & PIPECONF_ENABLE)
420                 vgpu_vreg(vgpu, offset) |= I965_PIPECONF_ACTIVE;
421         else
422                 vgpu_vreg(vgpu, offset) &= ~I965_PIPECONF_ACTIVE;
423         intel_gvt_check_vblank_emulation(vgpu->gvt);
424         return 0;
425 }
426
427 /* ascendingly sorted */
428 static i915_reg_t force_nonpriv_white_list[] = {
429         GEN9_CS_DEBUG_MODE1, //_MMIO(0x20ec)
430         GEN9_CTX_PREEMPT_REG,//_MMIO(0x2248)
431         GEN8_CS_CHICKEN1,//_MMIO(0x2580)
432         _MMIO(0x2690),
433         _MMIO(0x2694),
434         _MMIO(0x2698),
435         _MMIO(0x4de0),
436         _MMIO(0x4de4),
437         _MMIO(0x4dfc),
438         GEN7_COMMON_SLICE_CHICKEN1,//_MMIO(0x7010)
439         _MMIO(0x7014),
440         HDC_CHICKEN0,//_MMIO(0x7300)
441         GEN8_HDC_CHICKEN1,//_MMIO(0x7304)
442         _MMIO(0x7700),
443         _MMIO(0x7704),
444         _MMIO(0x7708),
445         _MMIO(0x770c),
446         _MMIO(0xb110),
447         GEN8_L3SQCREG4,//_MMIO(0xb118)
448         _MMIO(0xe100),
449         _MMIO(0xe18c),
450         _MMIO(0xe48c),
451         _MMIO(0xe5f4),
452 };
453
454 /* a simple bsearch */
455 static inline bool in_whitelist(unsigned int reg)
456 {
457         int left = 0, right = ARRAY_SIZE(force_nonpriv_white_list);
458         i915_reg_t *array = force_nonpriv_white_list;
459
460         while (left < right) {
461                 int mid = (left + right)/2;
462
463                 if (reg > array[mid].reg)
464                         left = mid + 1;
465                 else if (reg < array[mid].reg)
466                         right = mid;
467                 else
468                         return true;
469         }
470         return false;
471 }
472
473 static int force_nonpriv_write(struct intel_vgpu *vgpu,
474         unsigned int offset, void *p_data, unsigned int bytes)
475 {
476         u32 reg_nonpriv = *(u32 *)p_data;
477         int ret = -EINVAL;
478
479         if ((bytes != 4) || ((offset & (bytes - 1)) != 0)) {
480                 gvt_err("vgpu(%d) Invalid FORCE_NONPRIV offset %x(%dB)\n",
481                         vgpu->id, offset, bytes);
482                 return ret;
483         }
484
485         if (in_whitelist(reg_nonpriv)) {
486                 ret = intel_vgpu_default_mmio_write(vgpu, offset, p_data,
487                         bytes);
488         } else {
489                 gvt_err("vgpu(%d) Invalid FORCE_NONPRIV write %x\n",
490                         vgpu->id, reg_nonpriv);
491         }
492         return ret;
493 }
494
495 static int ddi_buf_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
496                 void *p_data, unsigned int bytes)
497 {
498         write_vreg(vgpu, offset, p_data, bytes);
499
500         if (vgpu_vreg(vgpu, offset) & DDI_BUF_CTL_ENABLE) {
501                 vgpu_vreg(vgpu, offset) &= ~DDI_BUF_IS_IDLE;
502         } else {
503                 vgpu_vreg(vgpu, offset) |= DDI_BUF_IS_IDLE;
504                 if (offset == i915_mmio_reg_offset(DDI_BUF_CTL(PORT_E)))
505                         vgpu_vreg_t(vgpu, DP_TP_STATUS(PORT_E))
506                                 &= ~DP_TP_STATUS_AUTOTRAIN_DONE;
507         }
508         return 0;
509 }
510
511 static int fdi_rx_iir_mmio_write(struct intel_vgpu *vgpu,
512                 unsigned int offset, void *p_data, unsigned int bytes)
513 {
514         vgpu_vreg(vgpu, offset) &= ~*(u32 *)p_data;
515         return 0;
516 }
517
518 #define FDI_LINK_TRAIN_PATTERN1         0
519 #define FDI_LINK_TRAIN_PATTERN2         1
520
521 static int fdi_auto_training_started(struct intel_vgpu *vgpu)
522 {
523         u32 ddi_buf_ctl = vgpu_vreg_t(vgpu, DDI_BUF_CTL(PORT_E));
524         u32 rx_ctl = vgpu_vreg(vgpu, _FDI_RXA_CTL);
525         u32 tx_ctl = vgpu_vreg_t(vgpu, DP_TP_CTL(PORT_E));
526
527         if ((ddi_buf_ctl & DDI_BUF_CTL_ENABLE) &&
528                         (rx_ctl & FDI_RX_ENABLE) &&
529                         (rx_ctl & FDI_AUTO_TRAINING) &&
530                         (tx_ctl & DP_TP_CTL_ENABLE) &&
531                         (tx_ctl & DP_TP_CTL_FDI_AUTOTRAIN))
532                 return 1;
533         else
534                 return 0;
535 }
536
537 static int check_fdi_rx_train_status(struct intel_vgpu *vgpu,
538                 enum pipe pipe, unsigned int train_pattern)
539 {
540         i915_reg_t fdi_rx_imr, fdi_tx_ctl, fdi_rx_ctl;
541         unsigned int fdi_rx_check_bits, fdi_tx_check_bits;
542         unsigned int fdi_rx_train_bits, fdi_tx_train_bits;
543         unsigned int fdi_iir_check_bits;
544
545         fdi_rx_imr = FDI_RX_IMR(pipe);
546         fdi_tx_ctl = FDI_TX_CTL(pipe);
547         fdi_rx_ctl = FDI_RX_CTL(pipe);
548
549         if (train_pattern == FDI_LINK_TRAIN_PATTERN1) {
550                 fdi_rx_train_bits = FDI_LINK_TRAIN_PATTERN_1_CPT;
551                 fdi_tx_train_bits = FDI_LINK_TRAIN_PATTERN_1;
552                 fdi_iir_check_bits = FDI_RX_BIT_LOCK;
553         } else if (train_pattern == FDI_LINK_TRAIN_PATTERN2) {
554                 fdi_rx_train_bits = FDI_LINK_TRAIN_PATTERN_2_CPT;
555                 fdi_tx_train_bits = FDI_LINK_TRAIN_PATTERN_2;
556                 fdi_iir_check_bits = FDI_RX_SYMBOL_LOCK;
557         } else {
558                 gvt_vgpu_err("Invalid train pattern %d\n", train_pattern);
559                 return -EINVAL;
560         }
561
562         fdi_rx_check_bits = FDI_RX_ENABLE | fdi_rx_train_bits;
563         fdi_tx_check_bits = FDI_TX_ENABLE | fdi_tx_train_bits;
564
565         /* If imr bit has been masked */
566         if (vgpu_vreg_t(vgpu, fdi_rx_imr) & fdi_iir_check_bits)
567                 return 0;
568
569         if (((vgpu_vreg_t(vgpu, fdi_tx_ctl) & fdi_tx_check_bits)
570                         == fdi_tx_check_bits)
571                 && ((vgpu_vreg_t(vgpu, fdi_rx_ctl) & fdi_rx_check_bits)
572                         == fdi_rx_check_bits))
573                 return 1;
574         else
575                 return 0;
576 }
577
578 #define INVALID_INDEX (~0U)
579
580 static unsigned int calc_index(unsigned int offset, unsigned int start,
581         unsigned int next, unsigned int end, i915_reg_t i915_end)
582 {
583         unsigned int range = next - start;
584
585         if (!end)
586                 end = i915_mmio_reg_offset(i915_end);
587         if (offset < start || offset > end)
588                 return INVALID_INDEX;
589         offset -= start;
590         return offset / range;
591 }
592
593 #define FDI_RX_CTL_TO_PIPE(offset) \
594         calc_index(offset, _FDI_RXA_CTL, _FDI_RXB_CTL, 0, FDI_RX_CTL(PIPE_C))
595
596 #define FDI_TX_CTL_TO_PIPE(offset) \
597         calc_index(offset, _FDI_TXA_CTL, _FDI_TXB_CTL, 0, FDI_TX_CTL(PIPE_C))
598
599 #define FDI_RX_IMR_TO_PIPE(offset) \
600         calc_index(offset, _FDI_RXA_IMR, _FDI_RXB_IMR, 0, FDI_RX_IMR(PIPE_C))
601
602 static int update_fdi_rx_iir_status(struct intel_vgpu *vgpu,
603                 unsigned int offset, void *p_data, unsigned int bytes)
604 {
605         i915_reg_t fdi_rx_iir;
606         unsigned int index;
607         int ret;
608
609         if (FDI_RX_CTL_TO_PIPE(offset) != INVALID_INDEX)
610                 index = FDI_RX_CTL_TO_PIPE(offset);
611         else if (FDI_TX_CTL_TO_PIPE(offset) != INVALID_INDEX)
612                 index = FDI_TX_CTL_TO_PIPE(offset);
613         else if (FDI_RX_IMR_TO_PIPE(offset) != INVALID_INDEX)
614                 index = FDI_RX_IMR_TO_PIPE(offset);
615         else {
616                 gvt_vgpu_err("Unsupport registers %x\n", offset);
617                 return -EINVAL;
618         }
619
620         write_vreg(vgpu, offset, p_data, bytes);
621
622         fdi_rx_iir = FDI_RX_IIR(index);
623
624         ret = check_fdi_rx_train_status(vgpu, index, FDI_LINK_TRAIN_PATTERN1);
625         if (ret < 0)
626                 return ret;
627         if (ret)
628                 vgpu_vreg_t(vgpu, fdi_rx_iir) |= FDI_RX_BIT_LOCK;
629
630         ret = check_fdi_rx_train_status(vgpu, index, FDI_LINK_TRAIN_PATTERN2);
631         if (ret < 0)
632                 return ret;
633         if (ret)
634                 vgpu_vreg_t(vgpu, fdi_rx_iir) |= FDI_RX_SYMBOL_LOCK;
635
636         if (offset == _FDI_RXA_CTL)
637                 if (fdi_auto_training_started(vgpu))
638                         vgpu_vreg_t(vgpu, DP_TP_STATUS(PORT_E)) |=
639                                 DP_TP_STATUS_AUTOTRAIN_DONE;
640         return 0;
641 }
642
643 #define DP_TP_CTL_TO_PORT(offset) \
644         calc_index(offset, _DP_TP_CTL_A, _DP_TP_CTL_B, 0, DP_TP_CTL(PORT_E))
645
646 static int dp_tp_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
647                 void *p_data, unsigned int bytes)
648 {
649         i915_reg_t status_reg;
650         unsigned int index;
651         u32 data;
652
653         write_vreg(vgpu, offset, p_data, bytes);
654
655         index = DP_TP_CTL_TO_PORT(offset);
656         data = (vgpu_vreg(vgpu, offset) & GENMASK(10, 8)) >> 8;
657         if (data == 0x2) {
658                 status_reg = DP_TP_STATUS(index);
659                 vgpu_vreg_t(vgpu, status_reg) |= (1 << 25);
660         }
661         return 0;
662 }
663
664 static int dp_tp_status_mmio_write(struct intel_vgpu *vgpu,
665                 unsigned int offset, void *p_data, unsigned int bytes)
666 {
667         u32 reg_val;
668         u32 sticky_mask;
669
670         reg_val = *((u32 *)p_data);
671         sticky_mask = GENMASK(27, 26) | (1 << 24);
672
673         vgpu_vreg(vgpu, offset) = (reg_val & ~sticky_mask) |
674                 (vgpu_vreg(vgpu, offset) & sticky_mask);
675         vgpu_vreg(vgpu, offset) &= ~(reg_val & sticky_mask);
676         return 0;
677 }
678
679 static int pch_adpa_mmio_write(struct intel_vgpu *vgpu,
680                 unsigned int offset, void *p_data, unsigned int bytes)
681 {
682         u32 data;
683
684         write_vreg(vgpu, offset, p_data, bytes);
685         data = vgpu_vreg(vgpu, offset);
686
687         if (data & ADPA_CRT_HOTPLUG_FORCE_TRIGGER)
688                 vgpu_vreg(vgpu, offset) &= ~ADPA_CRT_HOTPLUG_FORCE_TRIGGER;
689         return 0;
690 }
691
692 static int south_chicken2_mmio_write(struct intel_vgpu *vgpu,
693                 unsigned int offset, void *p_data, unsigned int bytes)
694 {
695         u32 data;
696
697         write_vreg(vgpu, offset, p_data, bytes);
698         data = vgpu_vreg(vgpu, offset);
699
700         if (data & FDI_MPHY_IOSFSB_RESET_CTL)
701                 vgpu_vreg(vgpu, offset) |= FDI_MPHY_IOSFSB_RESET_STATUS;
702         else
703                 vgpu_vreg(vgpu, offset) &= ~FDI_MPHY_IOSFSB_RESET_STATUS;
704         return 0;
705 }
706
707 #define DSPSURF_TO_PIPE(offset) \
708         calc_index(offset, _DSPASURF, _DSPBSURF, 0, DSPSURF(PIPE_C))
709
710 static int pri_surf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
711                 void *p_data, unsigned int bytes)
712 {
713         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
714         unsigned int index = DSPSURF_TO_PIPE(offset);
715         i915_reg_t surflive_reg = DSPSURFLIVE(index);
716         int flip_event[] = {
717                 [PIPE_A] = PRIMARY_A_FLIP_DONE,
718                 [PIPE_B] = PRIMARY_B_FLIP_DONE,
719                 [PIPE_C] = PRIMARY_C_FLIP_DONE,
720         };
721
722         write_vreg(vgpu, offset, p_data, bytes);
723         vgpu_vreg_t(vgpu, surflive_reg) = vgpu_vreg(vgpu, offset);
724
725         set_bit(flip_event[index], vgpu->irq.flip_done_event[index]);
726         return 0;
727 }
728
729 #define SPRSURF_TO_PIPE(offset) \
730         calc_index(offset, _SPRA_SURF, _SPRB_SURF, 0, SPRSURF(PIPE_C))
731
732 static int spr_surf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
733                 void *p_data, unsigned int bytes)
734 {
735         unsigned int index = SPRSURF_TO_PIPE(offset);
736         i915_reg_t surflive_reg = SPRSURFLIVE(index);
737         int flip_event[] = {
738                 [PIPE_A] = SPRITE_A_FLIP_DONE,
739                 [PIPE_B] = SPRITE_B_FLIP_DONE,
740                 [PIPE_C] = SPRITE_C_FLIP_DONE,
741         };
742
743         write_vreg(vgpu, offset, p_data, bytes);
744         vgpu_vreg_t(vgpu, surflive_reg) = vgpu_vreg(vgpu, offset);
745
746         set_bit(flip_event[index], vgpu->irq.flip_done_event[index]);
747         return 0;
748 }
749
750 static int trigger_aux_channel_interrupt(struct intel_vgpu *vgpu,
751                 unsigned int reg)
752 {
753         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
754         enum intel_gvt_event_type event;
755
756         if (reg == _DPA_AUX_CH_CTL)
757                 event = AUX_CHANNEL_A;
758         else if (reg == _PCH_DPB_AUX_CH_CTL || reg == _DPB_AUX_CH_CTL)
759                 event = AUX_CHANNEL_B;
760         else if (reg == _PCH_DPC_AUX_CH_CTL || reg == _DPC_AUX_CH_CTL)
761                 event = AUX_CHANNEL_C;
762         else if (reg == _PCH_DPD_AUX_CH_CTL || reg == _DPD_AUX_CH_CTL)
763                 event = AUX_CHANNEL_D;
764         else {
765                 WARN_ON(true);
766                 return -EINVAL;
767         }
768
769         intel_vgpu_trigger_virtual_event(vgpu, event);
770         return 0;
771 }
772
773 static int dp_aux_ch_ctl_trans_done(struct intel_vgpu *vgpu, u32 value,
774                 unsigned int reg, int len, bool data_valid)
775 {
776         /* mark transaction done */
777         value |= DP_AUX_CH_CTL_DONE;
778         value &= ~DP_AUX_CH_CTL_SEND_BUSY;
779         value &= ~DP_AUX_CH_CTL_RECEIVE_ERROR;
780
781         if (data_valid)
782                 value &= ~DP_AUX_CH_CTL_TIME_OUT_ERROR;
783         else
784                 value |= DP_AUX_CH_CTL_TIME_OUT_ERROR;
785
786         /* message size */
787         value &= ~(0xf << 20);
788         value |= (len << 20);
789         vgpu_vreg(vgpu, reg) = value;
790
791         if (value & DP_AUX_CH_CTL_INTERRUPT)
792                 return trigger_aux_channel_interrupt(vgpu, reg);
793         return 0;
794 }
795
796 static void dp_aux_ch_ctl_link_training(struct intel_vgpu_dpcd_data *dpcd,
797                 uint8_t t)
798 {
799         if ((t & DPCD_TRAINING_PATTERN_SET_MASK) == DPCD_TRAINING_PATTERN_1) {
800                 /* training pattern 1 for CR */
801                 /* set LANE0_CR_DONE, LANE1_CR_DONE */
802                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_LANES_CR_DONE;
803                 /* set LANE2_CR_DONE, LANE3_CR_DONE */
804                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_LANES_CR_DONE;
805         } else if ((t & DPCD_TRAINING_PATTERN_SET_MASK) ==
806                         DPCD_TRAINING_PATTERN_2) {
807                 /* training pattern 2 for EQ */
808                 /* Set CHANNEL_EQ_DONE and  SYMBOL_LOCKED for Lane0_1 */
809                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_LANES_EQ_DONE;
810                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_SYMBOL_LOCKED;
811                 /* Set CHANNEL_EQ_DONE and  SYMBOL_LOCKED for Lane2_3 */
812                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_LANES_EQ_DONE;
813                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_SYMBOL_LOCKED;
814                 /* set INTERLANE_ALIGN_DONE */
815                 dpcd->data[DPCD_LANE_ALIGN_STATUS_UPDATED] |=
816                         DPCD_INTERLANE_ALIGN_DONE;
817         } else if ((t & DPCD_TRAINING_PATTERN_SET_MASK) ==
818                         DPCD_LINK_TRAINING_DISABLED) {
819                 /* finish link training */
820                 /* set sink status as synchronized */
821                 dpcd->data[DPCD_SINK_STATUS] = DPCD_SINK_IN_SYNC;
822         }
823 }
824
825 #define _REG_HSW_DP_AUX_CH_CTL(dp) \
826         ((dp) ? (_PCH_DPB_AUX_CH_CTL + ((dp)-1)*0x100) : 0x64010)
827
828 #define _REG_SKL_DP_AUX_CH_CTL(dp) (0x64010 + (dp) * 0x100)
829
830 #define OFFSET_TO_DP_AUX_PORT(offset) (((offset) & 0xF00) >> 8)
831
832 #define dpy_is_valid_port(port) \
833                 (((port) >= PORT_A) && ((port) < I915_MAX_PORTS))
834
835 static int dp_aux_ch_ctl_mmio_write(struct intel_vgpu *vgpu,
836                 unsigned int offset, void *p_data, unsigned int bytes)
837 {
838         struct intel_vgpu_display *display = &vgpu->display;
839         int msg, addr, ctrl, op, len;
840         int port_index = OFFSET_TO_DP_AUX_PORT(offset);
841         struct intel_vgpu_dpcd_data *dpcd = NULL;
842         struct intel_vgpu_port *port = NULL;
843         u32 data;
844
845         if (!dpy_is_valid_port(port_index)) {
846                 gvt_vgpu_err("Unsupported DP port access!\n");
847                 return 0;
848         }
849
850         write_vreg(vgpu, offset, p_data, bytes);
851         data = vgpu_vreg(vgpu, offset);
852
853         if ((IS_SKYLAKE(vgpu->gvt->dev_priv)
854                 || IS_KABYLAKE(vgpu->gvt->dev_priv))
855                 && offset != _REG_SKL_DP_AUX_CH_CTL(port_index)) {
856                 /* SKL DPB/C/D aux ctl register changed */
857                 return 0;
858         } else if (IS_BROADWELL(vgpu->gvt->dev_priv) &&
859                    offset != _REG_HSW_DP_AUX_CH_CTL(port_index)) {
860                 /* write to the data registers */
861                 return 0;
862         }
863
864         if (!(data & DP_AUX_CH_CTL_SEND_BUSY)) {
865                 /* just want to clear the sticky bits */
866                 vgpu_vreg(vgpu, offset) = 0;
867                 return 0;
868         }
869
870         port = &display->ports[port_index];
871         dpcd = port->dpcd;
872
873         /* read out message from DATA1 register */
874         msg = vgpu_vreg(vgpu, offset + 4);
875         addr = (msg >> 8) & 0xffff;
876         ctrl = (msg >> 24) & 0xff;
877         len = msg & 0xff;
878         op = ctrl >> 4;
879
880         if (op == GVT_AUX_NATIVE_WRITE) {
881                 int t;
882                 uint8_t buf[16];
883
884                 if ((addr + len + 1) >= DPCD_SIZE) {
885                         /*
886                          * Write request exceeds what we supported,
887                          * DCPD spec: When a Source Device is writing a DPCD
888                          * address not supported by the Sink Device, the Sink
889                          * Device shall reply with AUX NACK and â€œM” equal to
890                          * zero.
891                          */
892
893                         /* NAK the write */
894                         vgpu_vreg(vgpu, offset + 4) = AUX_NATIVE_REPLY_NAK;
895                         dp_aux_ch_ctl_trans_done(vgpu, data, offset, 2, true);
896                         return 0;
897                 }
898
899                 /*
900                  * Write request format: (command + address) occupies
901                  * 3 bytes, followed by (len + 1) bytes of data.
902                  */
903                 if (WARN_ON((len + 4) > AUX_BURST_SIZE))
904                         return -EINVAL;
905
906                 /* unpack data from vreg to buf */
907                 for (t = 0; t < 4; t++) {
908                         u32 r = vgpu_vreg(vgpu, offset + 8 + t * 4);
909
910                         buf[t * 4] = (r >> 24) & 0xff;
911                         buf[t * 4 + 1] = (r >> 16) & 0xff;
912                         buf[t * 4 + 2] = (r >> 8) & 0xff;
913                         buf[t * 4 + 3] = r & 0xff;
914                 }
915
916                 /* write to virtual DPCD */
917                 if (dpcd && dpcd->data_valid) {
918                         for (t = 0; t <= len; t++) {
919                                 int p = addr + t;
920
921                                 dpcd->data[p] = buf[t];
922                                 /* check for link training */
923                                 if (p == DPCD_TRAINING_PATTERN_SET)
924                                         dp_aux_ch_ctl_link_training(dpcd,
925                                                         buf[t]);
926                         }
927                 }
928
929                 /* ACK the write */
930                 vgpu_vreg(vgpu, offset + 4) = 0;
931                 dp_aux_ch_ctl_trans_done(vgpu, data, offset, 1,
932                                 dpcd && dpcd->data_valid);
933                 return 0;
934         }
935
936         if (op == GVT_AUX_NATIVE_READ) {
937                 int idx, i, ret = 0;
938
939                 if ((addr + len + 1) >= DPCD_SIZE) {
940                         /*
941                          * read request exceeds what we supported
942                          * DPCD spec: A Sink Device receiving a Native AUX CH
943                          * read request for an unsupported DPCD address must
944                          * reply with an AUX ACK and read data set equal to
945                          * zero instead of replying with AUX NACK.
946                          */
947
948                         /* ACK the READ*/
949                         vgpu_vreg(vgpu, offset + 4) = 0;
950                         vgpu_vreg(vgpu, offset + 8) = 0;
951                         vgpu_vreg(vgpu, offset + 12) = 0;
952                         vgpu_vreg(vgpu, offset + 16) = 0;
953                         vgpu_vreg(vgpu, offset + 20) = 0;
954
955                         dp_aux_ch_ctl_trans_done(vgpu, data, offset, len + 2,
956                                         true);
957                         return 0;
958                 }
959
960                 for (idx = 1; idx <= 5; idx++) {
961                         /* clear the data registers */
962                         vgpu_vreg(vgpu, offset + 4 * idx) = 0;
963                 }
964
965                 /*
966                  * Read reply format: ACK (1 byte) plus (len + 1) bytes of data.
967                  */
968                 if (WARN_ON((len + 2) > AUX_BURST_SIZE))
969                         return -EINVAL;
970
971                 /* read from virtual DPCD to vreg */
972                 /* first 4 bytes: [ACK][addr][addr+1][addr+2] */
973                 if (dpcd && dpcd->data_valid) {
974                         for (i = 1; i <= (len + 1); i++) {
975                                 int t;
976
977                                 t = dpcd->data[addr + i - 1];
978                                 t <<= (24 - 8 * (i % 4));
979                                 ret |= t;
980
981                                 if ((i % 4 == 3) || (i == (len + 1))) {
982                                         vgpu_vreg(vgpu, offset +
983                                                         (i / 4 + 1) * 4) = ret;
984                                         ret = 0;
985                                 }
986                         }
987                 }
988                 dp_aux_ch_ctl_trans_done(vgpu, data, offset, len + 2,
989                                 dpcd && dpcd->data_valid);
990                 return 0;
991         }
992
993         /* i2c transaction starts */
994         intel_gvt_i2c_handle_aux_ch_write(vgpu, port_index, offset, p_data);
995
996         if (data & DP_AUX_CH_CTL_INTERRUPT)
997                 trigger_aux_channel_interrupt(vgpu, offset);
998         return 0;
999 }
1000
1001 static int mbctl_write(struct intel_vgpu *vgpu, unsigned int offset,
1002                 void *p_data, unsigned int bytes)
1003 {
1004         *(u32 *)p_data &= (~GEN6_MBCTL_ENABLE_BOOT_FETCH);
1005         write_vreg(vgpu, offset, p_data, bytes);
1006         return 0;
1007 }
1008
1009 static int vga_control_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1010                 void *p_data, unsigned int bytes)
1011 {
1012         bool vga_disable;
1013
1014         write_vreg(vgpu, offset, p_data, bytes);
1015         vga_disable = vgpu_vreg(vgpu, offset) & VGA_DISP_DISABLE;
1016
1017         gvt_dbg_core("vgpu%d: %s VGA mode\n", vgpu->id,
1018                         vga_disable ? "Disable" : "Enable");
1019         return 0;
1020 }
1021
1022 static u32 read_virtual_sbi_register(struct intel_vgpu *vgpu,
1023                 unsigned int sbi_offset)
1024 {
1025         struct intel_vgpu_display *display = &vgpu->display;
1026         int num = display->sbi.number;
1027         int i;
1028
1029         for (i = 0; i < num; ++i)
1030                 if (display->sbi.registers[i].offset == sbi_offset)
1031                         break;
1032
1033         if (i == num)
1034                 return 0;
1035
1036         return display->sbi.registers[i].value;
1037 }
1038
1039 static void write_virtual_sbi_register(struct intel_vgpu *vgpu,
1040                 unsigned int offset, u32 value)
1041 {
1042         struct intel_vgpu_display *display = &vgpu->display;
1043         int num = display->sbi.number;
1044         int i;
1045
1046         for (i = 0; i < num; ++i) {
1047                 if (display->sbi.registers[i].offset == offset)
1048                         break;
1049         }
1050
1051         if (i == num) {
1052                 if (num == SBI_REG_MAX) {
1053                         gvt_vgpu_err("SBI caching meets maximum limits\n");
1054                         return;
1055                 }
1056                 display->sbi.number++;
1057         }
1058
1059         display->sbi.registers[i].offset = offset;
1060         display->sbi.registers[i].value = value;
1061 }
1062
1063 static int sbi_data_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
1064                 void *p_data, unsigned int bytes)
1065 {
1066         if (((vgpu_vreg_t(vgpu, SBI_CTL_STAT) & SBI_OPCODE_MASK) >>
1067                                 SBI_OPCODE_SHIFT) == SBI_CMD_CRRD) {
1068                 unsigned int sbi_offset = (vgpu_vreg_t(vgpu, SBI_ADDR) &
1069                                 SBI_ADDR_OFFSET_MASK) >> SBI_ADDR_OFFSET_SHIFT;
1070                 vgpu_vreg(vgpu, offset) = read_virtual_sbi_register(vgpu,
1071                                 sbi_offset);
1072         }
1073         read_vreg(vgpu, offset, p_data, bytes);
1074         return 0;
1075 }
1076
1077 static int sbi_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1078                 void *p_data, unsigned int bytes)
1079 {
1080         u32 data;
1081
1082         write_vreg(vgpu, offset, p_data, bytes);
1083         data = vgpu_vreg(vgpu, offset);
1084
1085         data &= ~(SBI_STAT_MASK << SBI_STAT_SHIFT);
1086         data |= SBI_READY;
1087
1088         data &= ~(SBI_RESPONSE_MASK << SBI_RESPONSE_SHIFT);
1089         data |= SBI_RESPONSE_SUCCESS;
1090
1091         vgpu_vreg(vgpu, offset) = data;
1092
1093         if (((vgpu_vreg_t(vgpu, SBI_CTL_STAT) & SBI_OPCODE_MASK) >>
1094                                 SBI_OPCODE_SHIFT) == SBI_CMD_CRWR) {
1095                 unsigned int sbi_offset = (vgpu_vreg_t(vgpu, SBI_ADDR) &
1096                                 SBI_ADDR_OFFSET_MASK) >> SBI_ADDR_OFFSET_SHIFT;
1097
1098                 write_virtual_sbi_register(vgpu, sbi_offset,
1099                                            vgpu_vreg_t(vgpu, SBI_DATA));
1100         }
1101         return 0;
1102 }
1103
1104 #define _vgtif_reg(x) \
1105         (VGT_PVINFO_PAGE + offsetof(struct vgt_if, x))
1106
1107 static int pvinfo_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
1108                 void *p_data, unsigned int bytes)
1109 {
1110         bool invalid_read = false;
1111
1112         read_vreg(vgpu, offset, p_data, bytes);
1113
1114         switch (offset) {
1115         case _vgtif_reg(magic) ... _vgtif_reg(vgt_id):
1116                 if (offset + bytes > _vgtif_reg(vgt_id) + 4)
1117                         invalid_read = true;
1118                 break;
1119         case _vgtif_reg(avail_rs.mappable_gmadr.base) ...
1120                 _vgtif_reg(avail_rs.fence_num):
1121                 if (offset + bytes >
1122                         _vgtif_reg(avail_rs.fence_num) + 4)
1123                         invalid_read = true;
1124                 break;
1125         case 0x78010:   /* vgt_caps */
1126         case 0x7881c:
1127                 break;
1128         default:
1129                 invalid_read = true;
1130                 break;
1131         }
1132         if (invalid_read)
1133                 gvt_vgpu_err("invalid pvinfo read: [%x:%x] = %x\n",
1134                                 offset, bytes, *(u32 *)p_data);
1135         vgpu->pv_notified = true;
1136         return 0;
1137 }
1138
1139 static int handle_g2v_notification(struct intel_vgpu *vgpu, int notification)
1140 {
1141         intel_gvt_gtt_type_t root_entry_type = GTT_TYPE_PPGTT_ROOT_L4_ENTRY;
1142         struct intel_vgpu_mm *mm;
1143         u64 *pdps;
1144
1145         pdps = (u64 *)&vgpu_vreg64_t(vgpu, vgtif_reg(pdp[0]));
1146
1147         switch (notification) {
1148         case VGT_G2V_PPGTT_L3_PAGE_TABLE_CREATE:
1149                 root_entry_type = GTT_TYPE_PPGTT_ROOT_L3_ENTRY;
1150                 /* fall through */
1151         case VGT_G2V_PPGTT_L4_PAGE_TABLE_CREATE:
1152                 mm = intel_vgpu_get_ppgtt_mm(vgpu, root_entry_type, pdps);
1153                 return PTR_ERR_OR_ZERO(mm);
1154         case VGT_G2V_PPGTT_L3_PAGE_TABLE_DESTROY:
1155         case VGT_G2V_PPGTT_L4_PAGE_TABLE_DESTROY:
1156                 return intel_vgpu_put_ppgtt_mm(vgpu, pdps);
1157         case VGT_G2V_EXECLIST_CONTEXT_CREATE:
1158         case VGT_G2V_EXECLIST_CONTEXT_DESTROY:
1159         case 1: /* Remove this in guest driver. */
1160                 break;
1161         default:
1162                 gvt_vgpu_err("Invalid PV notification %d\n", notification);
1163         }
1164         return 0;
1165 }
1166
1167 static int send_display_ready_uevent(struct intel_vgpu *vgpu, int ready)
1168 {
1169         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1170         struct kobject *kobj = &dev_priv->drm.primary->kdev->kobj;
1171         char *env[3] = {NULL, NULL, NULL};
1172         char vmid_str[20];
1173         char display_ready_str[20];
1174
1175         snprintf(display_ready_str, 20, "GVT_DISPLAY_READY=%d", ready);
1176         env[0] = display_ready_str;
1177
1178         snprintf(vmid_str, 20, "VMID=%d", vgpu->id);
1179         env[1] = vmid_str;
1180
1181         return kobject_uevent_env(kobj, KOBJ_ADD, env);
1182 }
1183
1184 static int pvinfo_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1185                 void *p_data, unsigned int bytes)
1186 {
1187         u32 data;
1188         int ret;
1189
1190         write_vreg(vgpu, offset, p_data, bytes);
1191         data = vgpu_vreg(vgpu, offset);
1192
1193         switch (offset) {
1194         case _vgtif_reg(display_ready):
1195                 send_display_ready_uevent(vgpu, data ? 1 : 0);
1196                 break;
1197         case _vgtif_reg(g2v_notify):
1198                 ret = handle_g2v_notification(vgpu, data);
1199                 break;
1200         /* add xhot and yhot to handled list to avoid error log */
1201         case 0x78830:
1202         case 0x78834:
1203         case _vgtif_reg(pdp[0].lo):
1204         case _vgtif_reg(pdp[0].hi):
1205         case _vgtif_reg(pdp[1].lo):
1206         case _vgtif_reg(pdp[1].hi):
1207         case _vgtif_reg(pdp[2].lo):
1208         case _vgtif_reg(pdp[2].hi):
1209         case _vgtif_reg(pdp[3].lo):
1210         case _vgtif_reg(pdp[3].hi):
1211         case _vgtif_reg(execlist_context_descriptor_lo):
1212         case _vgtif_reg(execlist_context_descriptor_hi):
1213                 break;
1214         case _vgtif_reg(rsv5[0])..._vgtif_reg(rsv5[3]):
1215                 enter_failsafe_mode(vgpu, GVT_FAILSAFE_INSUFFICIENT_RESOURCE);
1216                 break;
1217         default:
1218                 gvt_vgpu_err("invalid pvinfo write offset %x bytes %x data %x\n",
1219                                 offset, bytes, data);
1220                 break;
1221         }
1222         return 0;
1223 }
1224
1225 static int pf_write(struct intel_vgpu *vgpu,
1226                 unsigned int offset, void *p_data, unsigned int bytes)
1227 {
1228         u32 val = *(u32 *)p_data;
1229
1230         if ((offset == _PS_1A_CTRL || offset == _PS_2A_CTRL ||
1231            offset == _PS_1B_CTRL || offset == _PS_2B_CTRL ||
1232            offset == _PS_1C_CTRL) && (val & PS_PLANE_SEL_MASK) != 0) {
1233                 WARN_ONCE(true, "VM(%d): guest is trying to scaling a plane\n",
1234                           vgpu->id);
1235                 return 0;
1236         }
1237
1238         return intel_vgpu_default_mmio_write(vgpu, offset, p_data, bytes);
1239 }
1240
1241 static int power_well_ctl_mmio_write(struct intel_vgpu *vgpu,
1242                 unsigned int offset, void *p_data, unsigned int bytes)
1243 {
1244         write_vreg(vgpu, offset, p_data, bytes);
1245
1246         if (vgpu_vreg(vgpu, offset) & HSW_PWR_WELL_CTL_REQ(HSW_DISP_PW_GLOBAL))
1247                 vgpu_vreg(vgpu, offset) |=
1248                         HSW_PWR_WELL_CTL_STATE(HSW_DISP_PW_GLOBAL);
1249         else
1250                 vgpu_vreg(vgpu, offset) &=
1251                         ~HSW_PWR_WELL_CTL_STATE(HSW_DISP_PW_GLOBAL);
1252         return 0;
1253 }
1254
1255 static int fpga_dbg_mmio_write(struct intel_vgpu *vgpu,
1256         unsigned int offset, void *p_data, unsigned int bytes)
1257 {
1258         write_vreg(vgpu, offset, p_data, bytes);
1259
1260         if (vgpu_vreg(vgpu, offset) & FPGA_DBG_RM_NOCLAIM)
1261                 vgpu_vreg(vgpu, offset) &= ~FPGA_DBG_RM_NOCLAIM;
1262         return 0;
1263 }
1264
1265 static int dma_ctrl_write(struct intel_vgpu *vgpu, unsigned int offset,
1266                 void *p_data, unsigned int bytes)
1267 {
1268         u32 mode;
1269
1270         write_vreg(vgpu, offset, p_data, bytes);
1271         mode = vgpu_vreg(vgpu, offset);
1272
1273         if (GFX_MODE_BIT_SET_IN_MASK(mode, START_DMA)) {
1274                 WARN_ONCE(1, "VM(%d): iGVT-g doesn't support GuC\n",
1275                                 vgpu->id);
1276                 return 0;
1277         }
1278
1279         return 0;
1280 }
1281
1282 static int gen9_trtte_write(struct intel_vgpu *vgpu, unsigned int offset,
1283                 void *p_data, unsigned int bytes)
1284 {
1285         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1286         u32 trtte = *(u32 *)p_data;
1287
1288         if ((trtte & 1) && (trtte & (1 << 1)) == 0) {
1289                 WARN(1, "VM(%d): Use physical address for TRTT!\n",
1290                                 vgpu->id);
1291                 return -EINVAL;
1292         }
1293         write_vreg(vgpu, offset, p_data, bytes);
1294         /* TRTTE is not per-context */
1295
1296         mmio_hw_access_pre(dev_priv);
1297         I915_WRITE(_MMIO(offset), vgpu_vreg(vgpu, offset));
1298         mmio_hw_access_post(dev_priv);
1299
1300         return 0;
1301 }
1302
1303 static int gen9_trtt_chicken_write(struct intel_vgpu *vgpu, unsigned int offset,
1304                 void *p_data, unsigned int bytes)
1305 {
1306         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1307         u32 val = *(u32 *)p_data;
1308
1309         if (val & 1) {
1310                 /* unblock hw logic */
1311                 mmio_hw_access_pre(dev_priv);
1312                 I915_WRITE(_MMIO(offset), val);
1313                 mmio_hw_access_post(dev_priv);
1314         }
1315         write_vreg(vgpu, offset, p_data, bytes);
1316         return 0;
1317 }
1318
1319 static int dpll_status_read(struct intel_vgpu *vgpu, unsigned int offset,
1320                 void *p_data, unsigned int bytes)
1321 {
1322         u32 v = 0;
1323
1324         if (vgpu_vreg(vgpu, 0x46010) & (1 << 31))
1325                 v |= (1 << 0);
1326
1327         if (vgpu_vreg(vgpu, 0x46014) & (1 << 31))
1328                 v |= (1 << 8);
1329
1330         if (vgpu_vreg(vgpu, 0x46040) & (1 << 31))
1331                 v |= (1 << 16);
1332
1333         if (vgpu_vreg(vgpu, 0x46060) & (1 << 31))
1334                 v |= (1 << 24);
1335
1336         vgpu_vreg(vgpu, offset) = v;
1337
1338         return intel_vgpu_default_mmio_read(vgpu, offset, p_data, bytes);
1339 }
1340
1341 static int mailbox_write(struct intel_vgpu *vgpu, unsigned int offset,
1342                 void *p_data, unsigned int bytes)
1343 {
1344         u32 value = *(u32 *)p_data;
1345         u32 cmd = value & 0xff;
1346         u32 *data0 = &vgpu_vreg_t(vgpu, GEN6_PCODE_DATA);
1347
1348         switch (cmd) {
1349         case GEN9_PCODE_READ_MEM_LATENCY:
1350                 if (IS_SKYLAKE(vgpu->gvt->dev_priv)
1351                          || IS_KABYLAKE(vgpu->gvt->dev_priv)) {
1352                         /**
1353                          * "Read memory latency" command on gen9.
1354                          * Below memory latency values are read
1355                          * from skylake platform.
1356                          */
1357                         if (!*data0)
1358                                 *data0 = 0x1e1a1100;
1359                         else
1360                                 *data0 = 0x61514b3d;
1361                 }
1362                 break;
1363         case SKL_PCODE_CDCLK_CONTROL:
1364                 if (IS_SKYLAKE(vgpu->gvt->dev_priv)
1365                          || IS_KABYLAKE(vgpu->gvt->dev_priv))
1366                         *data0 = SKL_CDCLK_READY_FOR_CHANGE;
1367                 break;
1368         case GEN6_PCODE_READ_RC6VIDS:
1369                 *data0 |= 0x1;
1370                 break;
1371         }
1372
1373         gvt_dbg_core("VM(%d) write %x to mailbox, return data0 %x\n",
1374                      vgpu->id, value, *data0);
1375         /**
1376          * PCODE_READY clear means ready for pcode read/write,
1377          * PCODE_ERROR_MASK clear means no error happened. In GVT-g we
1378          * always emulate as pcode read/write success and ready for access
1379          * anytime, since we don't touch real physical registers here.
1380          */
1381         value &= ~(GEN6_PCODE_READY | GEN6_PCODE_ERROR_MASK);
1382         return intel_vgpu_default_mmio_write(vgpu, offset, &value, bytes);
1383 }
1384
1385 static int hws_pga_write(struct intel_vgpu *vgpu, unsigned int offset,
1386                 void *p_data, unsigned int bytes)
1387 {
1388         u32 value = *(u32 *)p_data;
1389         int ring_id = intel_gvt_render_mmio_to_ring_id(vgpu->gvt, offset);
1390
1391         if (!intel_gvt_ggtt_validate_range(vgpu, value, I915_GTT_PAGE_SIZE)) {
1392                 gvt_vgpu_err("write invalid HWSP address, reg:0x%x, value:0x%x\n",
1393                               offset, value);
1394                 return -EINVAL;
1395         }
1396         /*
1397          * Need to emulate all the HWSP register write to ensure host can
1398          * update the VM CSB status correctly. Here listed registers can
1399          * support BDW, SKL or other platforms with same HWSP registers.
1400          */
1401         if (unlikely(ring_id < 0 || ring_id >= I915_NUM_ENGINES)) {
1402                 gvt_vgpu_err("access unknown hardware status page register:0x%x\n",
1403                              offset);
1404                 return -EINVAL;
1405         }
1406         vgpu->hws_pga[ring_id] = value;
1407         gvt_dbg_mmio("VM(%d) write: 0x%x to HWSP: 0x%x\n",
1408                      vgpu->id, value, offset);
1409
1410         return intel_vgpu_default_mmio_write(vgpu, offset, &value, bytes);
1411 }
1412
1413 static int skl_power_well_ctl_write(struct intel_vgpu *vgpu,
1414                 unsigned int offset, void *p_data, unsigned int bytes)
1415 {
1416         u32 v = *(u32 *)p_data;
1417
1418         v &= (1 << 31) | (1 << 29) | (1 << 9) |
1419              (1 << 7) | (1 << 5) | (1 << 3) | (1 << 1);
1420         v |= (v >> 1);
1421
1422         return intel_vgpu_default_mmio_write(vgpu, offset, &v, bytes);
1423 }
1424
1425 static int skl_lcpll_write(struct intel_vgpu *vgpu, unsigned int offset,
1426                 void *p_data, unsigned int bytes)
1427 {
1428         u32 v = *(u32 *)p_data;
1429
1430         /* other bits are MBZ. */
1431         v &= (1 << 31) | (1 << 30);
1432         v & (1 << 31) ? (v |= (1 << 30)) : (v &= ~(1 << 30));
1433
1434         vgpu_vreg(vgpu, offset) = v;
1435
1436         return 0;
1437 }
1438
1439 static int mmio_read_from_hw(struct intel_vgpu *vgpu,
1440                 unsigned int offset, void *p_data, unsigned int bytes)
1441 {
1442         struct intel_gvt *gvt = vgpu->gvt;
1443         struct drm_i915_private *dev_priv = gvt->dev_priv;
1444         int ring_id;
1445         u32 ring_base;
1446
1447         ring_id = intel_gvt_render_mmio_to_ring_id(gvt, offset);
1448         /**
1449          * Read HW reg in following case
1450          * a. the offset isn't a ring mmio
1451          * b. the offset's ring is running on hw.
1452          * c. the offset is ring time stamp mmio
1453          */
1454         if (ring_id >= 0)
1455                 ring_base = dev_priv->engine[ring_id]->mmio_base;
1456
1457         if (ring_id < 0 || vgpu  == gvt->scheduler.engine_owner[ring_id] ||
1458             offset == i915_mmio_reg_offset(RING_TIMESTAMP(ring_base)) ||
1459             offset == i915_mmio_reg_offset(RING_TIMESTAMP_UDW(ring_base))) {
1460                 mmio_hw_access_pre(dev_priv);
1461                 vgpu_vreg(vgpu, offset) = I915_READ(_MMIO(offset));
1462                 mmio_hw_access_post(dev_priv);
1463         }
1464
1465         return intel_vgpu_default_mmio_read(vgpu, offset, p_data, bytes);
1466 }
1467
1468 static int elsp_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1469                 void *p_data, unsigned int bytes)
1470 {
1471         int ring_id = intel_gvt_render_mmio_to_ring_id(vgpu->gvt, offset);
1472         struct intel_vgpu_execlist *execlist;
1473         u32 data = *(u32 *)p_data;
1474         int ret = 0;
1475
1476         if (WARN_ON(ring_id < 0 || ring_id >= I915_NUM_ENGINES))
1477                 return -EINVAL;
1478
1479         execlist = &vgpu->submission.execlist[ring_id];
1480
1481         execlist->elsp_dwords.data[3 - execlist->elsp_dwords.index] = data;
1482         if (execlist->elsp_dwords.index == 3) {
1483                 ret = intel_vgpu_submit_execlist(vgpu, ring_id);
1484                 if(ret)
1485                         gvt_vgpu_err("fail submit workload on ring %d\n",
1486                                 ring_id);
1487         }
1488
1489         ++execlist->elsp_dwords.index;
1490         execlist->elsp_dwords.index &= 0x3;
1491         return ret;
1492 }
1493
1494 static int ring_mode_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1495                 void *p_data, unsigned int bytes)
1496 {
1497         u32 data = *(u32 *)p_data;
1498         int ring_id = intel_gvt_render_mmio_to_ring_id(vgpu->gvt, offset);
1499         bool enable_execlist;
1500         int ret;
1501
1502         write_vreg(vgpu, offset, p_data, bytes);
1503
1504         /* when PPGTT mode enabled, we will check if guest has called
1505          * pvinfo, if not, we will treat this guest as non-gvtg-aware
1506          * guest, and stop emulating its cfg space, mmio, gtt, etc.
1507          */
1508         if (((data & _MASKED_BIT_ENABLE(GFX_PPGTT_ENABLE)) ||
1509                         (data & _MASKED_BIT_ENABLE(GFX_RUN_LIST_ENABLE)))
1510                         && !vgpu->pv_notified) {
1511                 enter_failsafe_mode(vgpu, GVT_FAILSAFE_UNSUPPORTED_GUEST);
1512                 return 0;
1513         }
1514         if ((data & _MASKED_BIT_ENABLE(GFX_RUN_LIST_ENABLE))
1515                         || (data & _MASKED_BIT_DISABLE(GFX_RUN_LIST_ENABLE))) {
1516                 enable_execlist = !!(data & GFX_RUN_LIST_ENABLE);
1517
1518                 gvt_dbg_core("EXECLIST %s on ring %d\n",
1519                                 (enable_execlist ? "enabling" : "disabling"),
1520                                 ring_id);
1521
1522                 if (!enable_execlist)
1523                         return 0;
1524
1525                 ret = intel_vgpu_select_submission_ops(vgpu,
1526                                ENGINE_MASK(ring_id),
1527                                INTEL_VGPU_EXECLIST_SUBMISSION);
1528                 if (ret)
1529                         return ret;
1530
1531                 intel_vgpu_start_schedule(vgpu);
1532         }
1533         return 0;
1534 }
1535
1536 static int gvt_reg_tlb_control_handler(struct intel_vgpu *vgpu,
1537                 unsigned int offset, void *p_data, unsigned int bytes)
1538 {
1539         unsigned int id = 0;
1540
1541         write_vreg(vgpu, offset, p_data, bytes);
1542         vgpu_vreg(vgpu, offset) = 0;
1543
1544         switch (offset) {
1545         case 0x4260:
1546                 id = RCS;
1547                 break;
1548         case 0x4264:
1549                 id = VCS;
1550                 break;
1551         case 0x4268:
1552                 id = VCS2;
1553                 break;
1554         case 0x426c:
1555                 id = BCS;
1556                 break;
1557         case 0x4270:
1558                 id = VECS;
1559                 break;
1560         default:
1561                 return -EINVAL;
1562         }
1563         set_bit(id, (void *)vgpu->submission.tlb_handle_pending);
1564
1565         return 0;
1566 }
1567
1568 static int ring_reset_ctl_write(struct intel_vgpu *vgpu,
1569         unsigned int offset, void *p_data, unsigned int bytes)
1570 {
1571         u32 data;
1572
1573         write_vreg(vgpu, offset, p_data, bytes);
1574         data = vgpu_vreg(vgpu, offset);
1575
1576         if (data & _MASKED_BIT_ENABLE(RESET_CTL_REQUEST_RESET))
1577                 data |= RESET_CTL_READY_TO_RESET;
1578         else if (data & _MASKED_BIT_DISABLE(RESET_CTL_REQUEST_RESET))
1579                 data &= ~RESET_CTL_READY_TO_RESET;
1580
1581         vgpu_vreg(vgpu, offset) = data;
1582         return 0;
1583 }
1584
1585 #define MMIO_F(reg, s, f, am, rm, d, r, w) do { \
1586         ret = new_mmio_info(gvt, i915_mmio_reg_offset(reg), \
1587                 f, s, am, rm, d, r, w); \
1588         if (ret) \
1589                 return ret; \
1590 } while (0)
1591
1592 #define MMIO_D(reg, d) \
1593         MMIO_F(reg, 4, 0, 0, 0, d, NULL, NULL)
1594
1595 #define MMIO_DH(reg, d, r, w) \
1596         MMIO_F(reg, 4, 0, 0, 0, d, r, w)
1597
1598 #define MMIO_DFH(reg, d, f, r, w) \
1599         MMIO_F(reg, 4, f, 0, 0, d, r, w)
1600
1601 #define MMIO_GM(reg, d, r, w) \
1602         MMIO_F(reg, 4, F_GMADR, 0xFFFFF000, 0, d, r, w)
1603
1604 #define MMIO_GM_RDR(reg, d, r, w) \
1605         MMIO_F(reg, 4, F_GMADR | F_CMD_ACCESS, 0xFFFFF000, 0, d, r, w)
1606
1607 #define MMIO_RO(reg, d, f, rm, r, w) \
1608         MMIO_F(reg, 4, F_RO | f, 0, rm, d, r, w)
1609
1610 #define MMIO_RING_F(prefix, s, f, am, rm, d, r, w) do { \
1611         MMIO_F(prefix(RENDER_RING_BASE), s, f, am, rm, d, r, w); \
1612         MMIO_F(prefix(BLT_RING_BASE), s, f, am, rm, d, r, w); \
1613         MMIO_F(prefix(GEN6_BSD_RING_BASE), s, f, am, rm, d, r, w); \
1614         MMIO_F(prefix(VEBOX_RING_BASE), s, f, am, rm, d, r, w); \
1615         if (HAS_BSD2(dev_priv)) \
1616                 MMIO_F(prefix(GEN8_BSD2_RING_BASE), s, f, am, rm, d, r, w); \
1617 } while (0)
1618
1619 #define MMIO_RING_D(prefix, d) \
1620         MMIO_RING_F(prefix, 4, 0, 0, 0, d, NULL, NULL)
1621
1622 #define MMIO_RING_DFH(prefix, d, f, r, w) \
1623         MMIO_RING_F(prefix, 4, f, 0, 0, d, r, w)
1624
1625 #define MMIO_RING_GM(prefix, d, r, w) \
1626         MMIO_RING_F(prefix, 4, F_GMADR, 0xFFFF0000, 0, d, r, w)
1627
1628 #define MMIO_RING_GM_RDR(prefix, d, r, w) \
1629         MMIO_RING_F(prefix, 4, F_GMADR | F_CMD_ACCESS, 0xFFFF0000, 0, d, r, w)
1630
1631 #define MMIO_RING_RO(prefix, d, f, rm, r, w) \
1632         MMIO_RING_F(prefix, 4, F_RO | f, 0, rm, d, r, w)
1633
1634 static int init_generic_mmio_info(struct intel_gvt *gvt)
1635 {
1636         struct drm_i915_private *dev_priv = gvt->dev_priv;
1637         int ret;
1638
1639         MMIO_RING_DFH(RING_IMR, D_ALL, F_CMD_ACCESS, NULL,
1640                 intel_vgpu_reg_imr_handler);
1641
1642         MMIO_DFH(SDEIMR, D_ALL, 0, NULL, intel_vgpu_reg_imr_handler);
1643         MMIO_DFH(SDEIER, D_ALL, 0, NULL, intel_vgpu_reg_ier_handler);
1644         MMIO_DFH(SDEIIR, D_ALL, 0, NULL, intel_vgpu_reg_iir_handler);
1645         MMIO_D(SDEISR, D_ALL);
1646
1647         MMIO_RING_DFH(RING_HWSTAM, D_ALL, F_CMD_ACCESS, NULL, NULL);
1648
1649         MMIO_GM_RDR(RENDER_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1650         MMIO_GM_RDR(BSD_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1651         MMIO_GM_RDR(BLT_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1652         MMIO_GM_RDR(VEBOX_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1653
1654 #define RING_REG(base) _MMIO((base) + 0x28)
1655         MMIO_RING_DFH(RING_REG, D_ALL, F_CMD_ACCESS, NULL, NULL);
1656 #undef RING_REG
1657
1658 #define RING_REG(base) _MMIO((base) + 0x134)
1659         MMIO_RING_DFH(RING_REG, D_ALL, F_CMD_ACCESS, NULL, NULL);
1660 #undef RING_REG
1661
1662 #define RING_REG(base) _MMIO((base) + 0x6c)
1663         MMIO_RING_DFH(RING_REG, D_ALL, 0, mmio_read_from_hw, NULL);
1664 #undef RING_REG
1665         MMIO_DH(GEN7_SC_INSTDONE, D_BDW_PLUS, mmio_read_from_hw, NULL);
1666
1667         MMIO_GM_RDR(_MMIO(0x2148), D_ALL, NULL, NULL);
1668         MMIO_GM_RDR(CCID, D_ALL, NULL, NULL);
1669         MMIO_GM_RDR(_MMIO(0x12198), D_ALL, NULL, NULL);
1670         MMIO_D(GEN7_CXT_SIZE, D_ALL);
1671
1672         MMIO_RING_DFH(RING_TAIL, D_ALL, F_CMD_ACCESS, NULL, NULL);
1673         MMIO_RING_DFH(RING_HEAD, D_ALL, F_CMD_ACCESS, NULL, NULL);
1674         MMIO_RING_DFH(RING_CTL, D_ALL, F_CMD_ACCESS, NULL, NULL);
1675         MMIO_RING_DFH(RING_ACTHD, D_ALL, F_CMD_ACCESS, mmio_read_from_hw, NULL);
1676         MMIO_RING_GM_RDR(RING_START, D_ALL, NULL, NULL);
1677
1678         /* RING MODE */
1679 #define RING_REG(base) _MMIO((base) + 0x29c)
1680         MMIO_RING_DFH(RING_REG, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL,
1681                 ring_mode_mmio_write);
1682 #undef RING_REG
1683
1684         MMIO_RING_DFH(RING_MI_MODE, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1685                 NULL, NULL);
1686         MMIO_RING_DFH(RING_INSTPM, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1687                         NULL, NULL);
1688         MMIO_RING_DFH(RING_TIMESTAMP, D_ALL, F_CMD_ACCESS,
1689                         mmio_read_from_hw, NULL);
1690         MMIO_RING_DFH(RING_TIMESTAMP_UDW, D_ALL, F_CMD_ACCESS,
1691                         mmio_read_from_hw, NULL);
1692
1693         MMIO_DFH(GEN7_GT_MODE, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1694         MMIO_DFH(CACHE_MODE_0_GEN7, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1695                 NULL, NULL);
1696         MMIO_DFH(CACHE_MODE_1, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1697         MMIO_DFH(CACHE_MODE_0, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1698         MMIO_DFH(_MMIO(0x2124), D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1699
1700         MMIO_DFH(_MMIO(0x20dc), D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1701         MMIO_DFH(_3D_CHICKEN3, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1702         MMIO_DFH(_MMIO(0x2088), D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1703         MMIO_DFH(_MMIO(0x20e4), D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1704         MMIO_DFH(_MMIO(0x2470), D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1705         MMIO_DFH(GAM_ECOCHK, D_ALL, F_CMD_ACCESS, NULL, NULL);
1706         MMIO_DFH(GEN7_COMMON_SLICE_CHICKEN1, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1707                 NULL, NULL);
1708         MMIO_DFH(COMMON_SLICE_CHICKEN2, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1709                  NULL, NULL);
1710         MMIO_DFH(_MMIO(0x9030), D_ALL, F_CMD_ACCESS, NULL, NULL);
1711         MMIO_DFH(_MMIO(0x20a0), D_ALL, F_CMD_ACCESS, NULL, NULL);
1712         MMIO_DFH(_MMIO(0x2420), D_ALL, F_CMD_ACCESS, NULL, NULL);
1713         MMIO_DFH(_MMIO(0x2430), D_ALL, F_CMD_ACCESS, NULL, NULL);
1714         MMIO_DFH(_MMIO(0x2434), D_ALL, F_CMD_ACCESS, NULL, NULL);
1715         MMIO_DFH(_MMIO(0x2438), D_ALL, F_CMD_ACCESS, NULL, NULL);
1716         MMIO_DFH(_MMIO(0x243c), D_ALL, F_CMD_ACCESS, NULL, NULL);
1717         MMIO_DFH(_MMIO(0x7018), D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1718         MMIO_DFH(HALF_SLICE_CHICKEN3, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1719         MMIO_DFH(GEN7_HALF_SLICE_CHICKEN1, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1720
1721         /* display */
1722         MMIO_F(_MMIO(0x60220), 0x20, 0, 0, 0, D_ALL, NULL, NULL);
1723         MMIO_D(_MMIO(0x602a0), D_ALL);
1724
1725         MMIO_D(_MMIO(0x65050), D_ALL);
1726         MMIO_D(_MMIO(0x650b4), D_ALL);
1727
1728         MMIO_D(_MMIO(0xc4040), D_ALL);
1729         MMIO_D(DERRMR, D_ALL);
1730
1731         MMIO_D(PIPEDSL(PIPE_A), D_ALL);
1732         MMIO_D(PIPEDSL(PIPE_B), D_ALL);
1733         MMIO_D(PIPEDSL(PIPE_C), D_ALL);
1734         MMIO_D(PIPEDSL(_PIPE_EDP), D_ALL);
1735
1736         MMIO_DH(PIPECONF(PIPE_A), D_ALL, NULL, pipeconf_mmio_write);
1737         MMIO_DH(PIPECONF(PIPE_B), D_ALL, NULL, pipeconf_mmio_write);
1738         MMIO_DH(PIPECONF(PIPE_C), D_ALL, NULL, pipeconf_mmio_write);
1739         MMIO_DH(PIPECONF(_PIPE_EDP), D_ALL, NULL, pipeconf_mmio_write);
1740
1741         MMIO_D(PIPESTAT(PIPE_A), D_ALL);
1742         MMIO_D(PIPESTAT(PIPE_B), D_ALL);
1743         MMIO_D(PIPESTAT(PIPE_C), D_ALL);
1744         MMIO_D(PIPESTAT(_PIPE_EDP), D_ALL);
1745
1746         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_A), D_ALL);
1747         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_B), D_ALL);
1748         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_C), D_ALL);
1749         MMIO_D(PIPE_FLIPCOUNT_G4X(_PIPE_EDP), D_ALL);
1750
1751         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_A), D_ALL);
1752         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_B), D_ALL);
1753         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_C), D_ALL);
1754         MMIO_D(PIPE_FRMCOUNT_G4X(_PIPE_EDP), D_ALL);
1755
1756         MMIO_D(CURCNTR(PIPE_A), D_ALL);
1757         MMIO_D(CURCNTR(PIPE_B), D_ALL);
1758         MMIO_D(CURCNTR(PIPE_C), D_ALL);
1759
1760         MMIO_D(CURPOS(PIPE_A), D_ALL);
1761         MMIO_D(CURPOS(PIPE_B), D_ALL);
1762         MMIO_D(CURPOS(PIPE_C), D_ALL);
1763
1764         MMIO_D(CURBASE(PIPE_A), D_ALL);
1765         MMIO_D(CURBASE(PIPE_B), D_ALL);
1766         MMIO_D(CURBASE(PIPE_C), D_ALL);
1767
1768         MMIO_D(CUR_FBC_CTL(PIPE_A), D_ALL);
1769         MMIO_D(CUR_FBC_CTL(PIPE_B), D_ALL);
1770         MMIO_D(CUR_FBC_CTL(PIPE_C), D_ALL);
1771
1772         MMIO_D(_MMIO(0x700ac), D_ALL);
1773         MMIO_D(_MMIO(0x710ac), D_ALL);
1774         MMIO_D(_MMIO(0x720ac), D_ALL);
1775
1776         MMIO_D(_MMIO(0x70090), D_ALL);
1777         MMIO_D(_MMIO(0x70094), D_ALL);
1778         MMIO_D(_MMIO(0x70098), D_ALL);
1779         MMIO_D(_MMIO(0x7009c), D_ALL);
1780
1781         MMIO_D(DSPCNTR(PIPE_A), D_ALL);
1782         MMIO_D(DSPADDR(PIPE_A), D_ALL);
1783         MMIO_D(DSPSTRIDE(PIPE_A), D_ALL);
1784         MMIO_D(DSPPOS(PIPE_A), D_ALL);
1785         MMIO_D(DSPSIZE(PIPE_A), D_ALL);
1786         MMIO_DH(DSPSURF(PIPE_A), D_ALL, NULL, pri_surf_mmio_write);
1787         MMIO_D(DSPOFFSET(PIPE_A), D_ALL);
1788         MMIO_D(DSPSURFLIVE(PIPE_A), D_ALL);
1789
1790         MMIO_D(DSPCNTR(PIPE_B), D_ALL);
1791         MMIO_D(DSPADDR(PIPE_B), D_ALL);
1792         MMIO_D(DSPSTRIDE(PIPE_B), D_ALL);
1793         MMIO_D(DSPPOS(PIPE_B), D_ALL);
1794         MMIO_D(DSPSIZE(PIPE_B), D_ALL);
1795         MMIO_DH(DSPSURF(PIPE_B), D_ALL, NULL, pri_surf_mmio_write);
1796         MMIO_D(DSPOFFSET(PIPE_B), D_ALL);
1797         MMIO_D(DSPSURFLIVE(PIPE_B), D_ALL);
1798
1799         MMIO_D(DSPCNTR(PIPE_C), D_ALL);
1800         MMIO_D(DSPADDR(PIPE_C), D_ALL);
1801         MMIO_D(DSPSTRIDE(PIPE_C), D_ALL);
1802         MMIO_D(DSPPOS(PIPE_C), D_ALL);
1803         MMIO_D(DSPSIZE(PIPE_C), D_ALL);
1804         MMIO_DH(DSPSURF(PIPE_C), D_ALL, NULL, pri_surf_mmio_write);
1805         MMIO_D(DSPOFFSET(PIPE_C), D_ALL);
1806         MMIO_D(DSPSURFLIVE(PIPE_C), D_ALL);
1807
1808         MMIO_D(SPRCTL(PIPE_A), D_ALL);
1809         MMIO_D(SPRLINOFF(PIPE_A), D_ALL);
1810         MMIO_D(SPRSTRIDE(PIPE_A), D_ALL);
1811         MMIO_D(SPRPOS(PIPE_A), D_ALL);
1812         MMIO_D(SPRSIZE(PIPE_A), D_ALL);
1813         MMIO_D(SPRKEYVAL(PIPE_A), D_ALL);
1814         MMIO_D(SPRKEYMSK(PIPE_A), D_ALL);
1815         MMIO_DH(SPRSURF(PIPE_A), D_ALL, NULL, spr_surf_mmio_write);
1816         MMIO_D(SPRKEYMAX(PIPE_A), D_ALL);
1817         MMIO_D(SPROFFSET(PIPE_A), D_ALL);
1818         MMIO_D(SPRSCALE(PIPE_A), D_ALL);
1819         MMIO_D(SPRSURFLIVE(PIPE_A), D_ALL);
1820
1821         MMIO_D(SPRCTL(PIPE_B), D_ALL);
1822         MMIO_D(SPRLINOFF(PIPE_B), D_ALL);
1823         MMIO_D(SPRSTRIDE(PIPE_B), D_ALL);
1824         MMIO_D(SPRPOS(PIPE_B), D_ALL);
1825         MMIO_D(SPRSIZE(PIPE_B), D_ALL);
1826         MMIO_D(SPRKEYVAL(PIPE_B), D_ALL);
1827         MMIO_D(SPRKEYMSK(PIPE_B), D_ALL);
1828         MMIO_DH(SPRSURF(PIPE_B), D_ALL, NULL, spr_surf_mmio_write);
1829         MMIO_D(SPRKEYMAX(PIPE_B), D_ALL);
1830         MMIO_D(SPROFFSET(PIPE_B), D_ALL);
1831         MMIO_D(SPRSCALE(PIPE_B), D_ALL);
1832         MMIO_D(SPRSURFLIVE(PIPE_B), D_ALL);
1833
1834         MMIO_D(SPRCTL(PIPE_C), D_ALL);
1835         MMIO_D(SPRLINOFF(PIPE_C), D_ALL);
1836         MMIO_D(SPRSTRIDE(PIPE_C), D_ALL);
1837         MMIO_D(SPRPOS(PIPE_C), D_ALL);
1838         MMIO_D(SPRSIZE(PIPE_C), D_ALL);
1839         MMIO_D(SPRKEYVAL(PIPE_C), D_ALL);
1840         MMIO_D(SPRKEYMSK(PIPE_C), D_ALL);
1841         MMIO_DH(SPRSURF(PIPE_C), D_ALL, NULL, spr_surf_mmio_write);
1842         MMIO_D(SPRKEYMAX(PIPE_C), D_ALL);
1843         MMIO_D(SPROFFSET(PIPE_C), D_ALL);
1844         MMIO_D(SPRSCALE(PIPE_C), D_ALL);
1845         MMIO_D(SPRSURFLIVE(PIPE_C), D_ALL);
1846
1847         MMIO_D(HTOTAL(TRANSCODER_A), D_ALL);
1848         MMIO_D(HBLANK(TRANSCODER_A), D_ALL);
1849         MMIO_D(HSYNC(TRANSCODER_A), D_ALL);
1850         MMIO_D(VTOTAL(TRANSCODER_A), D_ALL);
1851         MMIO_D(VBLANK(TRANSCODER_A), D_ALL);
1852         MMIO_D(VSYNC(TRANSCODER_A), D_ALL);
1853         MMIO_D(BCLRPAT(TRANSCODER_A), D_ALL);
1854         MMIO_D(VSYNCSHIFT(TRANSCODER_A), D_ALL);
1855         MMIO_D(PIPESRC(TRANSCODER_A), D_ALL);
1856
1857         MMIO_D(HTOTAL(TRANSCODER_B), D_ALL);
1858         MMIO_D(HBLANK(TRANSCODER_B), D_ALL);
1859         MMIO_D(HSYNC(TRANSCODER_B), D_ALL);
1860         MMIO_D(VTOTAL(TRANSCODER_B), D_ALL);
1861         MMIO_D(VBLANK(TRANSCODER_B), D_ALL);
1862         MMIO_D(VSYNC(TRANSCODER_B), D_ALL);
1863         MMIO_D(BCLRPAT(TRANSCODER_B), D_ALL);
1864         MMIO_D(VSYNCSHIFT(TRANSCODER_B), D_ALL);
1865         MMIO_D(PIPESRC(TRANSCODER_B), D_ALL);
1866
1867         MMIO_D(HTOTAL(TRANSCODER_C), D_ALL);
1868         MMIO_D(HBLANK(TRANSCODER_C), D_ALL);
1869         MMIO_D(HSYNC(TRANSCODER_C), D_ALL);
1870         MMIO_D(VTOTAL(TRANSCODER_C), D_ALL);
1871         MMIO_D(VBLANK(TRANSCODER_C), D_ALL);
1872         MMIO_D(VSYNC(TRANSCODER_C), D_ALL);
1873         MMIO_D(BCLRPAT(TRANSCODER_C), D_ALL);
1874         MMIO_D(VSYNCSHIFT(TRANSCODER_C), D_ALL);
1875         MMIO_D(PIPESRC(TRANSCODER_C), D_ALL);
1876
1877         MMIO_D(HTOTAL(TRANSCODER_EDP), D_ALL);
1878         MMIO_D(HBLANK(TRANSCODER_EDP), D_ALL);
1879         MMIO_D(HSYNC(TRANSCODER_EDP), D_ALL);
1880         MMIO_D(VTOTAL(TRANSCODER_EDP), D_ALL);
1881         MMIO_D(VBLANK(TRANSCODER_EDP), D_ALL);
1882         MMIO_D(VSYNC(TRANSCODER_EDP), D_ALL);
1883         MMIO_D(BCLRPAT(TRANSCODER_EDP), D_ALL);
1884         MMIO_D(VSYNCSHIFT(TRANSCODER_EDP), D_ALL);
1885
1886         MMIO_D(PIPE_DATA_M1(TRANSCODER_A), D_ALL);
1887         MMIO_D(PIPE_DATA_N1(TRANSCODER_A), D_ALL);
1888         MMIO_D(PIPE_DATA_M2(TRANSCODER_A), D_ALL);
1889         MMIO_D(PIPE_DATA_N2(TRANSCODER_A), D_ALL);
1890         MMIO_D(PIPE_LINK_M1(TRANSCODER_A), D_ALL);
1891         MMIO_D(PIPE_LINK_N1(TRANSCODER_A), D_ALL);
1892         MMIO_D(PIPE_LINK_M2(TRANSCODER_A), D_ALL);
1893         MMIO_D(PIPE_LINK_N2(TRANSCODER_A), D_ALL);
1894
1895         MMIO_D(PIPE_DATA_M1(TRANSCODER_B), D_ALL);
1896         MMIO_D(PIPE_DATA_N1(TRANSCODER_B), D_ALL);
1897         MMIO_D(PIPE_DATA_M2(TRANSCODER_B), D_ALL);
1898         MMIO_D(PIPE_DATA_N2(TRANSCODER_B), D_ALL);
1899         MMIO_D(PIPE_LINK_M1(TRANSCODER_B), D_ALL);
1900         MMIO_D(PIPE_LINK_N1(TRANSCODER_B), D_ALL);
1901         MMIO_D(PIPE_LINK_M2(TRANSCODER_B), D_ALL);
1902         MMIO_D(PIPE_LINK_N2(TRANSCODER_B), D_ALL);
1903
1904         MMIO_D(PIPE_DATA_M1(TRANSCODER_C), D_ALL);
1905         MMIO_D(PIPE_DATA_N1(TRANSCODER_C), D_ALL);
1906         MMIO_D(PIPE_DATA_M2(TRANSCODER_C), D_ALL);
1907         MMIO_D(PIPE_DATA_N2(TRANSCODER_C), D_ALL);
1908         MMIO_D(PIPE_LINK_M1(TRANSCODER_C), D_ALL);
1909         MMIO_D(PIPE_LINK_N1(TRANSCODER_C), D_ALL);
1910         MMIO_D(PIPE_LINK_M2(TRANSCODER_C), D_ALL);
1911         MMIO_D(PIPE_LINK_N2(TRANSCODER_C), D_ALL);
1912
1913         MMIO_D(PIPE_DATA_M1(TRANSCODER_EDP), D_ALL);
1914         MMIO_D(PIPE_DATA_N1(TRANSCODER_EDP), D_ALL);
1915         MMIO_D(PIPE_DATA_M2(TRANSCODER_EDP), D_ALL);
1916         MMIO_D(PIPE_DATA_N2(TRANSCODER_EDP), D_ALL);
1917         MMIO_D(PIPE_LINK_M1(TRANSCODER_EDP), D_ALL);
1918         MMIO_D(PIPE_LINK_N1(TRANSCODER_EDP), D_ALL);
1919         MMIO_D(PIPE_LINK_M2(TRANSCODER_EDP), D_ALL);
1920         MMIO_D(PIPE_LINK_N2(TRANSCODER_EDP), D_ALL);
1921
1922         MMIO_D(PF_CTL(PIPE_A), D_ALL);
1923         MMIO_D(PF_WIN_SZ(PIPE_A), D_ALL);
1924         MMIO_D(PF_WIN_POS(PIPE_A), D_ALL);
1925         MMIO_D(PF_VSCALE(PIPE_A), D_ALL);
1926         MMIO_D(PF_HSCALE(PIPE_A), D_ALL);
1927
1928         MMIO_D(PF_CTL(PIPE_B), D_ALL);
1929         MMIO_D(PF_WIN_SZ(PIPE_B), D_ALL);
1930         MMIO_D(PF_WIN_POS(PIPE_B), D_ALL);
1931         MMIO_D(PF_VSCALE(PIPE_B), D_ALL);
1932         MMIO_D(PF_HSCALE(PIPE_B), D_ALL);
1933
1934         MMIO_D(PF_CTL(PIPE_C), D_ALL);
1935         MMIO_D(PF_WIN_SZ(PIPE_C), D_ALL);
1936         MMIO_D(PF_WIN_POS(PIPE_C), D_ALL);
1937         MMIO_D(PF_VSCALE(PIPE_C), D_ALL);
1938         MMIO_D(PF_HSCALE(PIPE_C), D_ALL);
1939
1940         MMIO_D(WM0_PIPEA_ILK, D_ALL);
1941         MMIO_D(WM0_PIPEB_ILK, D_ALL);
1942         MMIO_D(WM0_PIPEC_IVB, D_ALL);
1943         MMIO_D(WM1_LP_ILK, D_ALL);
1944         MMIO_D(WM2_LP_ILK, D_ALL);
1945         MMIO_D(WM3_LP_ILK, D_ALL);
1946         MMIO_D(WM1S_LP_ILK, D_ALL);
1947         MMIO_D(WM2S_LP_IVB, D_ALL);
1948         MMIO_D(WM3S_LP_IVB, D_ALL);
1949
1950         MMIO_D(BLC_PWM_CPU_CTL2, D_ALL);
1951         MMIO_D(BLC_PWM_CPU_CTL, D_ALL);
1952         MMIO_D(BLC_PWM_PCH_CTL1, D_ALL);
1953         MMIO_D(BLC_PWM_PCH_CTL2, D_ALL);
1954
1955         MMIO_D(_MMIO(0x48268), D_ALL);
1956
1957         MMIO_F(PCH_GMBUS0, 4 * 4, 0, 0, 0, D_ALL, gmbus_mmio_read,
1958                 gmbus_mmio_write);
1959         MMIO_F(PCH_GPIOA, 6 * 4, F_UNALIGN, 0, 0, D_ALL, NULL, NULL);
1960         MMIO_F(_MMIO(0xe4f00), 0x28, 0, 0, 0, D_ALL, NULL, NULL);
1961
1962         MMIO_F(_MMIO(_PCH_DPB_AUX_CH_CTL), 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1963                 dp_aux_ch_ctl_mmio_write);
1964         MMIO_F(_MMIO(_PCH_DPC_AUX_CH_CTL), 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1965                 dp_aux_ch_ctl_mmio_write);
1966         MMIO_F(_MMIO(_PCH_DPD_AUX_CH_CTL), 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1967                 dp_aux_ch_ctl_mmio_write);
1968
1969         MMIO_DH(PCH_ADPA, D_PRE_SKL, NULL, pch_adpa_mmio_write);
1970
1971         MMIO_DH(_MMIO(_PCH_TRANSACONF), D_ALL, NULL, transconf_mmio_write);
1972         MMIO_DH(_MMIO(_PCH_TRANSBCONF), D_ALL, NULL, transconf_mmio_write);
1973
1974         MMIO_DH(FDI_RX_IIR(PIPE_A), D_ALL, NULL, fdi_rx_iir_mmio_write);
1975         MMIO_DH(FDI_RX_IIR(PIPE_B), D_ALL, NULL, fdi_rx_iir_mmio_write);
1976         MMIO_DH(FDI_RX_IIR(PIPE_C), D_ALL, NULL, fdi_rx_iir_mmio_write);
1977         MMIO_DH(FDI_RX_IMR(PIPE_A), D_ALL, NULL, update_fdi_rx_iir_status);
1978         MMIO_DH(FDI_RX_IMR(PIPE_B), D_ALL, NULL, update_fdi_rx_iir_status);
1979         MMIO_DH(FDI_RX_IMR(PIPE_C), D_ALL, NULL, update_fdi_rx_iir_status);
1980         MMIO_DH(FDI_RX_CTL(PIPE_A), D_ALL, NULL, update_fdi_rx_iir_status);
1981         MMIO_DH(FDI_RX_CTL(PIPE_B), D_ALL, NULL, update_fdi_rx_iir_status);
1982         MMIO_DH(FDI_RX_CTL(PIPE_C), D_ALL, NULL, update_fdi_rx_iir_status);
1983
1984         MMIO_D(_MMIO(_PCH_TRANS_HTOTAL_A), D_ALL);
1985         MMIO_D(_MMIO(_PCH_TRANS_HBLANK_A), D_ALL);
1986         MMIO_D(_MMIO(_PCH_TRANS_HSYNC_A), D_ALL);
1987         MMIO_D(_MMIO(_PCH_TRANS_VTOTAL_A), D_ALL);
1988         MMIO_D(_MMIO(_PCH_TRANS_VBLANK_A), D_ALL);
1989         MMIO_D(_MMIO(_PCH_TRANS_VSYNC_A), D_ALL);
1990         MMIO_D(_MMIO(_PCH_TRANS_VSYNCSHIFT_A), D_ALL);
1991
1992         MMIO_D(_MMIO(_PCH_TRANS_HTOTAL_B), D_ALL);
1993         MMIO_D(_MMIO(_PCH_TRANS_HBLANK_B), D_ALL);
1994         MMIO_D(_MMIO(_PCH_TRANS_HSYNC_B), D_ALL);
1995         MMIO_D(_MMIO(_PCH_TRANS_VTOTAL_B), D_ALL);
1996         MMIO_D(_MMIO(_PCH_TRANS_VBLANK_B), D_ALL);
1997         MMIO_D(_MMIO(_PCH_TRANS_VSYNC_B), D_ALL);
1998         MMIO_D(_MMIO(_PCH_TRANS_VSYNCSHIFT_B), D_ALL);
1999
2000         MMIO_D(_MMIO(_PCH_TRANSA_DATA_M1), D_ALL);
2001         MMIO_D(_MMIO(_PCH_TRANSA_DATA_N1), D_ALL);
2002         MMIO_D(_MMIO(_PCH_TRANSA_DATA_M2), D_ALL);
2003         MMIO_D(_MMIO(_PCH_TRANSA_DATA_N2), D_ALL);
2004         MMIO_D(_MMIO(_PCH_TRANSA_LINK_M1), D_ALL);
2005         MMIO_D(_MMIO(_PCH_TRANSA_LINK_N1), D_ALL);
2006         MMIO_D(_MMIO(_PCH_TRANSA_LINK_M2), D_ALL);
2007         MMIO_D(_MMIO(_PCH_TRANSA_LINK_N2), D_ALL);
2008
2009         MMIO_D(TRANS_DP_CTL(PIPE_A), D_ALL);
2010         MMIO_D(TRANS_DP_CTL(PIPE_B), D_ALL);
2011         MMIO_D(TRANS_DP_CTL(PIPE_C), D_ALL);
2012
2013         MMIO_D(TVIDEO_DIP_CTL(PIPE_A), D_ALL);
2014         MMIO_D(TVIDEO_DIP_DATA(PIPE_A), D_ALL);
2015         MMIO_D(TVIDEO_DIP_GCP(PIPE_A), D_ALL);
2016
2017         MMIO_D(TVIDEO_DIP_CTL(PIPE_B), D_ALL);
2018         MMIO_D(TVIDEO_DIP_DATA(PIPE_B), D_ALL);
2019         MMIO_D(TVIDEO_DIP_GCP(PIPE_B), D_ALL);
2020
2021         MMIO_D(TVIDEO_DIP_CTL(PIPE_C), D_ALL);
2022         MMIO_D(TVIDEO_DIP_DATA(PIPE_C), D_ALL);
2023         MMIO_D(TVIDEO_DIP_GCP(PIPE_C), D_ALL);
2024
2025         MMIO_D(_MMIO(_FDI_RXA_MISC), D_ALL);
2026         MMIO_D(_MMIO(_FDI_RXB_MISC), D_ALL);
2027         MMIO_D(_MMIO(_FDI_RXA_TUSIZE1), D_ALL);
2028         MMIO_D(_MMIO(_FDI_RXA_TUSIZE2), D_ALL);
2029         MMIO_D(_MMIO(_FDI_RXB_TUSIZE1), D_ALL);
2030         MMIO_D(_MMIO(_FDI_RXB_TUSIZE2), D_ALL);
2031
2032         MMIO_DH(PCH_PP_CONTROL, D_ALL, NULL, pch_pp_control_mmio_write);
2033         MMIO_D(PCH_PP_DIVISOR, D_ALL);
2034         MMIO_D(PCH_PP_STATUS,  D_ALL);
2035         MMIO_D(PCH_LVDS, D_ALL);
2036         MMIO_D(_MMIO(_PCH_DPLL_A), D_ALL);
2037         MMIO_D(_MMIO(_PCH_DPLL_B), D_ALL);
2038         MMIO_D(_MMIO(_PCH_FPA0), D_ALL);
2039         MMIO_D(_MMIO(_PCH_FPA1), D_ALL);
2040         MMIO_D(_MMIO(_PCH_FPB0), D_ALL);
2041         MMIO_D(_MMIO(_PCH_FPB1), D_ALL);
2042         MMIO_D(PCH_DREF_CONTROL, D_ALL);
2043         MMIO_D(PCH_RAWCLK_FREQ, D_ALL);
2044         MMIO_D(PCH_DPLL_SEL, D_ALL);
2045
2046         MMIO_D(_MMIO(0x61208), D_ALL);
2047         MMIO_D(_MMIO(0x6120c), D_ALL);
2048         MMIO_D(PCH_PP_ON_DELAYS, D_ALL);
2049         MMIO_D(PCH_PP_OFF_DELAYS, D_ALL);
2050
2051         MMIO_DH(_MMIO(0xe651c), D_ALL, dpy_reg_mmio_read, NULL);
2052         MMIO_DH(_MMIO(0xe661c), D_ALL, dpy_reg_mmio_read, NULL);
2053         MMIO_DH(_MMIO(0xe671c), D_ALL, dpy_reg_mmio_read, NULL);
2054         MMIO_DH(_MMIO(0xe681c), D_ALL, dpy_reg_mmio_read, NULL);
2055         MMIO_DH(_MMIO(0xe6c04), D_ALL, dpy_reg_mmio_read, NULL);
2056         MMIO_DH(_MMIO(0xe6e1c), D_ALL, dpy_reg_mmio_read, NULL);
2057
2058         MMIO_RO(PCH_PORT_HOTPLUG, D_ALL, 0,
2059                 PORTA_HOTPLUG_STATUS_MASK
2060                 | PORTB_HOTPLUG_STATUS_MASK
2061                 | PORTC_HOTPLUG_STATUS_MASK
2062                 | PORTD_HOTPLUG_STATUS_MASK,
2063                 NULL, NULL);
2064
2065         MMIO_DH(LCPLL_CTL, D_ALL, NULL, lcpll_ctl_mmio_write);
2066         MMIO_D(FUSE_STRAP, D_ALL);
2067         MMIO_D(DIGITAL_PORT_HOTPLUG_CNTRL, D_ALL);
2068
2069         MMIO_D(DISP_ARB_CTL, D_ALL);
2070         MMIO_D(DISP_ARB_CTL2, D_ALL);
2071
2072         MMIO_D(ILK_DISPLAY_CHICKEN1, D_ALL);
2073         MMIO_D(ILK_DISPLAY_CHICKEN2, D_ALL);
2074         MMIO_D(ILK_DSPCLK_GATE_D, D_ALL);
2075
2076         MMIO_D(SOUTH_CHICKEN1, D_ALL);
2077         MMIO_DH(SOUTH_CHICKEN2, D_ALL, NULL, south_chicken2_mmio_write);
2078         MMIO_D(_MMIO(_TRANSA_CHICKEN1), D_ALL);
2079         MMIO_D(_MMIO(_TRANSB_CHICKEN1), D_ALL);
2080         MMIO_D(SOUTH_DSPCLK_GATE_D, D_ALL);
2081         MMIO_D(_MMIO(_TRANSA_CHICKEN2), D_ALL);
2082         MMIO_D(_MMIO(_TRANSB_CHICKEN2), D_ALL);
2083
2084         MMIO_D(ILK_DPFC_CB_BASE, D_ALL);
2085         MMIO_D(ILK_DPFC_CONTROL, D_ALL);
2086         MMIO_D(ILK_DPFC_RECOMP_CTL, D_ALL);
2087         MMIO_D(ILK_DPFC_STATUS, D_ALL);
2088         MMIO_D(ILK_DPFC_FENCE_YOFF, D_ALL);
2089         MMIO_D(ILK_DPFC_CHICKEN, D_ALL);
2090         MMIO_D(ILK_FBC_RT_BASE, D_ALL);
2091
2092         MMIO_D(IPS_CTL, D_ALL);
2093
2094         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_A), D_ALL);
2095         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_A), D_ALL);
2096         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_A), D_ALL);
2097         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_A), D_ALL);
2098         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_A), D_ALL);
2099         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_A), D_ALL);
2100         MMIO_D(PIPE_CSC_MODE(PIPE_A), D_ALL);
2101         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_A), D_ALL);
2102         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_A), D_ALL);
2103         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_A), D_ALL);
2104         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_A), D_ALL);
2105         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_A), D_ALL);
2106         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_A), D_ALL);
2107
2108         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_B), D_ALL);
2109         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_B), D_ALL);
2110         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_B), D_ALL);
2111         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_B), D_ALL);
2112         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_B), D_ALL);
2113         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_B), D_ALL);
2114         MMIO_D(PIPE_CSC_MODE(PIPE_B), D_ALL);
2115         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_B), D_ALL);
2116         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_B), D_ALL);
2117         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_B), D_ALL);
2118         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_B), D_ALL);
2119         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_B), D_ALL);
2120         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_B), D_ALL);
2121
2122         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_C), D_ALL);
2123         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_C), D_ALL);
2124         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_C), D_ALL);
2125         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_C), D_ALL);
2126         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_C), D_ALL);
2127         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_C), D_ALL);
2128         MMIO_D(PIPE_CSC_MODE(PIPE_C), D_ALL);
2129         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_C), D_ALL);
2130         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_C), D_ALL);
2131         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_C), D_ALL);
2132         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_C), D_ALL);
2133         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_C), D_ALL);
2134         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_C), D_ALL);
2135
2136         MMIO_D(PREC_PAL_INDEX(PIPE_A), D_ALL);
2137         MMIO_D(PREC_PAL_DATA(PIPE_A), D_ALL);
2138         MMIO_F(PREC_PAL_GC_MAX(PIPE_A, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
2139
2140         MMIO_D(PREC_PAL_INDEX(PIPE_B), D_ALL);
2141         MMIO_D(PREC_PAL_DATA(PIPE_B), D_ALL);
2142         MMIO_F(PREC_PAL_GC_MAX(PIPE_B, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
2143
2144         MMIO_D(PREC_PAL_INDEX(PIPE_C), D_ALL);
2145         MMIO_D(PREC_PAL_DATA(PIPE_C), D_ALL);
2146         MMIO_F(PREC_PAL_GC_MAX(PIPE_C, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
2147
2148         MMIO_D(_MMIO(0x60110), D_ALL);
2149         MMIO_D(_MMIO(0x61110), D_ALL);
2150         MMIO_F(_MMIO(0x70400), 0x40, 0, 0, 0, D_ALL, NULL, NULL);
2151         MMIO_F(_MMIO(0x71400), 0x40, 0, 0, 0, D_ALL, NULL, NULL);
2152         MMIO_F(_MMIO(0x72400), 0x40, 0, 0, 0, D_ALL, NULL, NULL);
2153         MMIO_F(_MMIO(0x70440), 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2154         MMIO_F(_MMIO(0x71440), 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2155         MMIO_F(_MMIO(0x72440), 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2156         MMIO_F(_MMIO(0x7044c), 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2157         MMIO_F(_MMIO(0x7144c), 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2158         MMIO_F(_MMIO(0x7244c), 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2159
2160         MMIO_D(PIPE_WM_LINETIME(PIPE_A), D_ALL);
2161         MMIO_D(PIPE_WM_LINETIME(PIPE_B), D_ALL);
2162         MMIO_D(PIPE_WM_LINETIME(PIPE_C), D_ALL);
2163         MMIO_D(SPLL_CTL, D_ALL);
2164         MMIO_D(_MMIO(_WRPLL_CTL1), D_ALL);
2165         MMIO_D(_MMIO(_WRPLL_CTL2), D_ALL);
2166         MMIO_D(PORT_CLK_SEL(PORT_A), D_ALL);
2167         MMIO_D(PORT_CLK_SEL(PORT_B), D_ALL);
2168         MMIO_D(PORT_CLK_SEL(PORT_C), D_ALL);
2169         MMIO_D(PORT_CLK_SEL(PORT_D), D_ALL);
2170         MMIO_D(PORT_CLK_SEL(PORT_E), D_ALL);
2171         MMIO_D(TRANS_CLK_SEL(TRANSCODER_A), D_ALL);
2172         MMIO_D(TRANS_CLK_SEL(TRANSCODER_B), D_ALL);
2173         MMIO_D(TRANS_CLK_SEL(TRANSCODER_C), D_ALL);
2174
2175         MMIO_D(HSW_NDE_RSTWRN_OPT, D_ALL);
2176         MMIO_D(_MMIO(0x46508), D_ALL);
2177
2178         MMIO_D(_MMIO(0x49080), D_ALL);
2179         MMIO_D(_MMIO(0x49180), D_ALL);
2180         MMIO_D(_MMIO(0x49280), D_ALL);
2181
2182         MMIO_F(_MMIO(0x49090), 0x14, 0, 0, 0, D_ALL, NULL, NULL);
2183         MMIO_F(_MMIO(0x49190), 0x14, 0, 0, 0, D_ALL, NULL, NULL);
2184         MMIO_F(_MMIO(0x49290), 0x14, 0, 0, 0, D_ALL, NULL, NULL);
2185
2186         MMIO_D(GAMMA_MODE(PIPE_A), D_ALL);
2187         MMIO_D(GAMMA_MODE(PIPE_B), D_ALL);
2188         MMIO_D(GAMMA_MODE(PIPE_C), D_ALL);
2189
2190         MMIO_D(PIPE_MULT(PIPE_A), D_ALL);
2191         MMIO_D(PIPE_MULT(PIPE_B), D_ALL);
2192         MMIO_D(PIPE_MULT(PIPE_C), D_ALL);
2193
2194         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_A), D_ALL);
2195         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_B), D_ALL);
2196         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_C), D_ALL);
2197
2198         MMIO_DH(SFUSE_STRAP, D_ALL, NULL, NULL);
2199         MMIO_D(SBI_ADDR, D_ALL);
2200         MMIO_DH(SBI_DATA, D_ALL, sbi_data_mmio_read, NULL);
2201         MMIO_DH(SBI_CTL_STAT, D_ALL, NULL, sbi_ctl_mmio_write);
2202         MMIO_D(PIXCLK_GATE, D_ALL);
2203
2204         MMIO_F(_MMIO(_DPA_AUX_CH_CTL), 6 * 4, 0, 0, 0, D_ALL, NULL,
2205                 dp_aux_ch_ctl_mmio_write);
2206
2207         MMIO_DH(DDI_BUF_CTL(PORT_A), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2208         MMIO_DH(DDI_BUF_CTL(PORT_B), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2209         MMIO_DH(DDI_BUF_CTL(PORT_C), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2210         MMIO_DH(DDI_BUF_CTL(PORT_D), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2211         MMIO_DH(DDI_BUF_CTL(PORT_E), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2212
2213         MMIO_DH(DP_TP_CTL(PORT_A), D_ALL, NULL, dp_tp_ctl_mmio_write);
2214         MMIO_DH(DP_TP_CTL(PORT_B), D_ALL, NULL, dp_tp_ctl_mmio_write);
2215         MMIO_DH(DP_TP_CTL(PORT_C), D_ALL, NULL, dp_tp_ctl_mmio_write);
2216         MMIO_DH(DP_TP_CTL(PORT_D), D_ALL, NULL, dp_tp_ctl_mmio_write);
2217         MMIO_DH(DP_TP_CTL(PORT_E), D_ALL, NULL, dp_tp_ctl_mmio_write);
2218
2219         MMIO_DH(DP_TP_STATUS(PORT_A), D_ALL, NULL, dp_tp_status_mmio_write);
2220         MMIO_DH(DP_TP_STATUS(PORT_B), D_ALL, NULL, dp_tp_status_mmio_write);
2221         MMIO_DH(DP_TP_STATUS(PORT_C), D_ALL, NULL, dp_tp_status_mmio_write);
2222         MMIO_DH(DP_TP_STATUS(PORT_D), D_ALL, NULL, dp_tp_status_mmio_write);
2223         MMIO_DH(DP_TP_STATUS(PORT_E), D_ALL, NULL, NULL);
2224
2225         MMIO_F(_MMIO(_DDI_BUF_TRANS_A), 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2226         MMIO_F(_MMIO(0x64e60), 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2227         MMIO_F(_MMIO(0x64eC0), 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2228         MMIO_F(_MMIO(0x64f20), 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2229         MMIO_F(_MMIO(0x64f80), 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2230
2231         MMIO_D(HSW_AUD_CFG(PIPE_A), D_ALL);
2232         MMIO_D(HSW_AUD_PIN_ELD_CP_VLD, D_ALL);
2233         MMIO_D(HSW_AUD_MISC_CTRL(PIPE_A), D_ALL);
2234
2235         MMIO_DH(_MMIO(_TRANS_DDI_FUNC_CTL_A), D_ALL, NULL, NULL);
2236         MMIO_DH(_MMIO(_TRANS_DDI_FUNC_CTL_B), D_ALL, NULL, NULL);
2237         MMIO_DH(_MMIO(_TRANS_DDI_FUNC_CTL_C), D_ALL, NULL, NULL);
2238         MMIO_DH(_MMIO(_TRANS_DDI_FUNC_CTL_EDP), D_ALL, NULL, NULL);
2239
2240         MMIO_D(_MMIO(_TRANSA_MSA_MISC), D_ALL);
2241         MMIO_D(_MMIO(_TRANSB_MSA_MISC), D_ALL);
2242         MMIO_D(_MMIO(_TRANSC_MSA_MISC), D_ALL);
2243         MMIO_D(_MMIO(_TRANS_EDP_MSA_MISC), D_ALL);
2244
2245         MMIO_DH(FORCEWAKE, D_ALL, NULL, NULL);
2246         MMIO_D(FORCEWAKE_ACK, D_ALL);
2247         MMIO_D(GEN6_GT_CORE_STATUS, D_ALL);
2248         MMIO_D(GEN6_GT_THREAD_STATUS_REG, D_ALL);
2249         MMIO_DFH(GTFIFODBG, D_ALL, F_CMD_ACCESS, NULL, NULL);
2250         MMIO_DFH(GTFIFOCTL, D_ALL, F_CMD_ACCESS, NULL, NULL);
2251         MMIO_DH(FORCEWAKE_MT, D_PRE_SKL, NULL, mul_force_wake_write);
2252         MMIO_DH(FORCEWAKE_ACK_HSW, D_BDW, NULL, NULL);
2253         MMIO_D(ECOBUS, D_ALL);
2254         MMIO_DH(GEN6_RC_CONTROL, D_ALL, NULL, NULL);
2255         MMIO_DH(GEN6_RC_STATE, D_ALL, NULL, NULL);
2256         MMIO_D(GEN6_RPNSWREQ, D_ALL);
2257         MMIO_D(GEN6_RC_VIDEO_FREQ, D_ALL);
2258         MMIO_D(GEN6_RP_DOWN_TIMEOUT, D_ALL);
2259         MMIO_D(GEN6_RP_INTERRUPT_LIMITS, D_ALL);
2260         MMIO_D(GEN6_RPSTAT1, D_ALL);
2261         MMIO_D(GEN6_RP_CONTROL, D_ALL);
2262         MMIO_D(GEN6_RP_UP_THRESHOLD, D_ALL);
2263         MMIO_D(GEN6_RP_DOWN_THRESHOLD, D_ALL);
2264         MMIO_D(GEN6_RP_CUR_UP_EI, D_ALL);
2265         MMIO_D(GEN6_RP_CUR_UP, D_ALL);
2266         MMIO_D(GEN6_RP_PREV_UP, D_ALL);
2267         MMIO_D(GEN6_RP_CUR_DOWN_EI, D_ALL);
2268         MMIO_D(GEN6_RP_CUR_DOWN, D_ALL);
2269         MMIO_D(GEN6_RP_PREV_DOWN, D_ALL);
2270         MMIO_D(GEN6_RP_UP_EI, D_ALL);
2271         MMIO_D(GEN6_RP_DOWN_EI, D_ALL);
2272         MMIO_D(GEN6_RP_IDLE_HYSTERSIS, D_ALL);
2273         MMIO_D(GEN6_RC1_WAKE_RATE_LIMIT, D_ALL);
2274         MMIO_D(GEN6_RC6_WAKE_RATE_LIMIT, D_ALL);
2275         MMIO_D(GEN6_RC6pp_WAKE_RATE_LIMIT, D_ALL);
2276         MMIO_D(GEN6_RC_EVALUATION_INTERVAL, D_ALL);
2277         MMIO_D(GEN6_RC_IDLE_HYSTERSIS, D_ALL);
2278         MMIO_D(GEN6_RC_SLEEP, D_ALL);
2279         MMIO_D(GEN6_RC1e_THRESHOLD, D_ALL);
2280         MMIO_D(GEN6_RC6_THRESHOLD, D_ALL);
2281         MMIO_D(GEN6_RC6p_THRESHOLD, D_ALL);
2282         MMIO_D(GEN6_RC6pp_THRESHOLD, D_ALL);
2283         MMIO_D(GEN6_PMINTRMSK, D_ALL);
2284         /*
2285          * Use an arbitrary power well controlled by the PWR_WELL_CTL
2286          * register.
2287          */
2288         MMIO_DH(HSW_PWR_WELL_CTL_BIOS(HSW_DISP_PW_GLOBAL), D_BDW, NULL,
2289                 power_well_ctl_mmio_write);
2290         MMIO_DH(HSW_PWR_WELL_CTL_DRIVER(HSW_DISP_PW_GLOBAL), D_BDW, NULL,
2291                 power_well_ctl_mmio_write);
2292         MMIO_DH(HSW_PWR_WELL_CTL_KVMR, D_BDW, NULL, power_well_ctl_mmio_write);
2293         MMIO_DH(HSW_PWR_WELL_CTL_DEBUG(HSW_DISP_PW_GLOBAL), D_BDW, NULL,
2294                 power_well_ctl_mmio_write);
2295         MMIO_DH(HSW_PWR_WELL_CTL5, D_BDW, NULL, power_well_ctl_mmio_write);
2296         MMIO_DH(HSW_PWR_WELL_CTL6, D_BDW, NULL, power_well_ctl_mmio_write);
2297
2298         MMIO_D(RSTDBYCTL, D_ALL);
2299
2300         MMIO_DH(GEN6_GDRST, D_ALL, NULL, gdrst_mmio_write);
2301         MMIO_F(FENCE_REG_GEN6_LO(0), 0x80, 0, 0, 0, D_ALL, fence_mmio_read, fence_mmio_write);
2302         MMIO_DH(CPU_VGACNTRL, D_ALL, NULL, vga_control_mmio_write);
2303
2304         MMIO_D(TILECTL, D_ALL);
2305
2306         MMIO_D(GEN6_UCGCTL1, D_ALL);
2307         MMIO_D(GEN6_UCGCTL2, D_ALL);
2308
2309         MMIO_F(_MMIO(0x4f000), 0x90, 0, 0, 0, D_ALL, NULL, NULL);
2310
2311         MMIO_D(GEN6_PCODE_DATA, D_ALL);
2312         MMIO_D(_MMIO(0x13812c), D_ALL);
2313         MMIO_DH(GEN7_ERR_INT, D_ALL, NULL, NULL);
2314         MMIO_D(HSW_EDRAM_CAP, D_ALL);
2315         MMIO_D(HSW_IDICR, D_ALL);
2316         MMIO_DH(GFX_FLSH_CNTL_GEN6, D_ALL, NULL, NULL);
2317
2318         MMIO_D(_MMIO(0x3c), D_ALL);
2319         MMIO_D(_MMIO(0x860), D_ALL);
2320         MMIO_D(ECOSKPD, D_ALL);
2321         MMIO_D(_MMIO(0x121d0), D_ALL);
2322         MMIO_D(GEN6_BLITTER_ECOSKPD, D_ALL);
2323         MMIO_D(_MMIO(0x41d0), D_ALL);
2324         MMIO_D(GAC_ECO_BITS, D_ALL);
2325         MMIO_D(_MMIO(0x6200), D_ALL);
2326         MMIO_D(_MMIO(0x6204), D_ALL);
2327         MMIO_D(_MMIO(0x6208), D_ALL);
2328         MMIO_D(_MMIO(0x7118), D_ALL);
2329         MMIO_D(_MMIO(0x7180), D_ALL);
2330         MMIO_D(_MMIO(0x7408), D_ALL);
2331         MMIO_D(_MMIO(0x7c00), D_ALL);
2332         MMIO_DH(GEN6_MBCTL, D_ALL, NULL, mbctl_write);
2333         MMIO_D(_MMIO(0x911c), D_ALL);
2334         MMIO_D(_MMIO(0x9120), D_ALL);
2335         MMIO_DFH(GEN7_UCGCTL4, D_ALL, F_CMD_ACCESS, NULL, NULL);
2336
2337         MMIO_D(GAB_CTL, D_ALL);
2338         MMIO_D(_MMIO(0x48800), D_ALL);
2339         MMIO_D(_MMIO(0xce044), D_ALL);
2340         MMIO_D(_MMIO(0xe6500), D_ALL);
2341         MMIO_D(_MMIO(0xe6504), D_ALL);
2342         MMIO_D(_MMIO(0xe6600), D_ALL);
2343         MMIO_D(_MMIO(0xe6604), D_ALL);
2344         MMIO_D(_MMIO(0xe6700), D_ALL);
2345         MMIO_D(_MMIO(0xe6704), D_ALL);
2346         MMIO_D(_MMIO(0xe6800), D_ALL);
2347         MMIO_D(_MMIO(0xe6804), D_ALL);
2348         MMIO_D(PCH_GMBUS4, D_ALL);
2349         MMIO_D(PCH_GMBUS5, D_ALL);
2350
2351         MMIO_D(_MMIO(0x902c), D_ALL);
2352         MMIO_D(_MMIO(0xec008), D_ALL);
2353         MMIO_D(_MMIO(0xec00c), D_ALL);
2354         MMIO_D(_MMIO(0xec008 + 0x18), D_ALL);
2355         MMIO_D(_MMIO(0xec00c + 0x18), D_ALL);
2356         MMIO_D(_MMIO(0xec008 + 0x18 * 2), D_ALL);
2357         MMIO_D(_MMIO(0xec00c + 0x18 * 2), D_ALL);
2358         MMIO_D(_MMIO(0xec008 + 0x18 * 3), D_ALL);
2359         MMIO_D(_MMIO(0xec00c + 0x18 * 3), D_ALL);
2360         MMIO_D(_MMIO(0xec408), D_ALL);
2361         MMIO_D(_MMIO(0xec40c), D_ALL);
2362         MMIO_D(_MMIO(0xec408 + 0x18), D_ALL);
2363         MMIO_D(_MMIO(0xec40c + 0x18), D_ALL);
2364         MMIO_D(_MMIO(0xec408 + 0x18 * 2), D_ALL);
2365         MMIO_D(_MMIO(0xec40c + 0x18 * 2), D_ALL);
2366         MMIO_D(_MMIO(0xec408 + 0x18 * 3), D_ALL);
2367         MMIO_D(_MMIO(0xec40c + 0x18 * 3), D_ALL);
2368         MMIO_D(_MMIO(0xfc810), D_ALL);
2369         MMIO_D(_MMIO(0xfc81c), D_ALL);
2370         MMIO_D(_MMIO(0xfc828), D_ALL);
2371         MMIO_D(_MMIO(0xfc834), D_ALL);
2372         MMIO_D(_MMIO(0xfcc00), D_ALL);
2373         MMIO_D(_MMIO(0xfcc0c), D_ALL);
2374         MMIO_D(_MMIO(0xfcc18), D_ALL);
2375         MMIO_D(_MMIO(0xfcc24), D_ALL);
2376         MMIO_D(_MMIO(0xfd000), D_ALL);
2377         MMIO_D(_MMIO(0xfd00c), D_ALL);
2378         MMIO_D(_MMIO(0xfd018), D_ALL);
2379         MMIO_D(_MMIO(0xfd024), D_ALL);
2380         MMIO_D(_MMIO(0xfd034), D_ALL);
2381
2382         MMIO_DH(FPGA_DBG, D_ALL, NULL, fpga_dbg_mmio_write);
2383         MMIO_D(_MMIO(0x2054), D_ALL);
2384         MMIO_D(_MMIO(0x12054), D_ALL);
2385         MMIO_D(_MMIO(0x22054), D_ALL);
2386         MMIO_D(_MMIO(0x1a054), D_ALL);
2387
2388         MMIO_D(_MMIO(0x44070), D_ALL);
2389         MMIO_DFH(_MMIO(0x215c), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2390         MMIO_DFH(_MMIO(0x2178), D_ALL, F_CMD_ACCESS, NULL, NULL);
2391         MMIO_DFH(_MMIO(0x217c), D_ALL, F_CMD_ACCESS, NULL, NULL);
2392         MMIO_DFH(_MMIO(0x12178), D_ALL, F_CMD_ACCESS, NULL, NULL);
2393         MMIO_DFH(_MMIO(0x1217c), D_ALL, F_CMD_ACCESS, NULL, NULL);
2394
2395         MMIO_F(_MMIO(0x2290), 8, F_CMD_ACCESS, 0, 0, D_BDW_PLUS, NULL, NULL);
2396         MMIO_D(_MMIO(0x2b00), D_BDW_PLUS);
2397         MMIO_D(_MMIO(0x2360), D_BDW_PLUS);
2398         MMIO_F(_MMIO(0x5200), 32, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2399         MMIO_F(_MMIO(0x5240), 32, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2400         MMIO_F(_MMIO(0x5280), 16, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2401
2402         MMIO_DFH(_MMIO(0x1c17c), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2403         MMIO_DFH(_MMIO(0x1c178), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2404         MMIO_DFH(BCS_SWCTRL, D_ALL, F_CMD_ACCESS, NULL, NULL);
2405
2406         MMIO_F(HS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2407         MMIO_F(DS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2408         MMIO_F(IA_VERTICES_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2409         MMIO_F(IA_PRIMITIVES_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2410         MMIO_F(VS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2411         MMIO_F(GS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2412         MMIO_F(GS_PRIMITIVES_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2413         MMIO_F(CL_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2414         MMIO_F(CL_PRIMITIVES_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2415         MMIO_F(PS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2416         MMIO_F(PS_DEPTH_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2417         MMIO_DH(_MMIO(0x4260), D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2418         MMIO_DH(_MMIO(0x4264), D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2419         MMIO_DH(_MMIO(0x4268), D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2420         MMIO_DH(_MMIO(0x426c), D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2421         MMIO_DH(_MMIO(0x4270), D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2422         MMIO_DFH(_MMIO(0x4094), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2423
2424         MMIO_DFH(ARB_MODE, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2425         MMIO_RING_GM_RDR(RING_BBADDR, D_ALL, NULL, NULL);
2426         MMIO_DFH(_MMIO(0x2220), D_ALL, F_CMD_ACCESS, NULL, NULL);
2427         MMIO_DFH(_MMIO(0x12220), D_ALL, F_CMD_ACCESS, NULL, NULL);
2428         MMIO_DFH(_MMIO(0x22220), D_ALL, F_CMD_ACCESS, NULL, NULL);
2429         MMIO_RING_DFH(RING_SYNC_1, D_ALL, F_CMD_ACCESS, NULL, NULL);
2430         MMIO_RING_DFH(RING_SYNC_0, D_ALL, F_CMD_ACCESS, NULL, NULL);
2431         MMIO_DFH(_MMIO(0x22178), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2432         MMIO_DFH(_MMIO(0x1a178), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2433         MMIO_DFH(_MMIO(0x1a17c), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2434         MMIO_DFH(_MMIO(0x2217c), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2435         return 0;
2436 }
2437
2438 static int init_broadwell_mmio_info(struct intel_gvt *gvt)
2439 {
2440         struct drm_i915_private *dev_priv = gvt->dev_priv;
2441         int ret;
2442
2443         MMIO_DH(GEN8_GT_IMR(0), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2444         MMIO_DH(GEN8_GT_IER(0), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2445         MMIO_DH(GEN8_GT_IIR(0), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2446         MMIO_D(GEN8_GT_ISR(0), D_BDW_PLUS);
2447
2448         MMIO_DH(GEN8_GT_IMR(1), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2449         MMIO_DH(GEN8_GT_IER(1), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2450         MMIO_DH(GEN8_GT_IIR(1), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2451         MMIO_D(GEN8_GT_ISR(1), D_BDW_PLUS);
2452
2453         MMIO_DH(GEN8_GT_IMR(2), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2454         MMIO_DH(GEN8_GT_IER(2), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2455         MMIO_DH(GEN8_GT_IIR(2), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2456         MMIO_D(GEN8_GT_ISR(2), D_BDW_PLUS);
2457
2458         MMIO_DH(GEN8_GT_IMR(3), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2459         MMIO_DH(GEN8_GT_IER(3), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2460         MMIO_DH(GEN8_GT_IIR(3), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2461         MMIO_D(GEN8_GT_ISR(3), D_BDW_PLUS);
2462
2463         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_A), D_BDW_PLUS, NULL,
2464                 intel_vgpu_reg_imr_handler);
2465         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_A), D_BDW_PLUS, NULL,
2466                 intel_vgpu_reg_ier_handler);
2467         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_A), D_BDW_PLUS, NULL,
2468                 intel_vgpu_reg_iir_handler);
2469         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_A), D_BDW_PLUS);
2470
2471         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_B), D_BDW_PLUS, NULL,
2472                 intel_vgpu_reg_imr_handler);
2473         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_B), D_BDW_PLUS, NULL,
2474                 intel_vgpu_reg_ier_handler);
2475         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_B), D_BDW_PLUS, NULL,
2476                 intel_vgpu_reg_iir_handler);
2477         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_B), D_BDW_PLUS);
2478
2479         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_C), D_BDW_PLUS, NULL,
2480                 intel_vgpu_reg_imr_handler);
2481         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_C), D_BDW_PLUS, NULL,
2482                 intel_vgpu_reg_ier_handler);
2483         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_C), D_BDW_PLUS, NULL,
2484                 intel_vgpu_reg_iir_handler);
2485         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_C), D_BDW_PLUS);
2486
2487         MMIO_DH(GEN8_DE_PORT_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2488         MMIO_DH(GEN8_DE_PORT_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2489         MMIO_DH(GEN8_DE_PORT_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2490         MMIO_D(GEN8_DE_PORT_ISR, D_BDW_PLUS);
2491
2492         MMIO_DH(GEN8_DE_MISC_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2493         MMIO_DH(GEN8_DE_MISC_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2494         MMIO_DH(GEN8_DE_MISC_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2495         MMIO_D(GEN8_DE_MISC_ISR, D_BDW_PLUS);
2496
2497         MMIO_DH(GEN8_PCU_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2498         MMIO_DH(GEN8_PCU_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2499         MMIO_DH(GEN8_PCU_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2500         MMIO_D(GEN8_PCU_ISR, D_BDW_PLUS);
2501
2502         MMIO_DH(GEN8_MASTER_IRQ, D_BDW_PLUS, NULL,
2503                 intel_vgpu_reg_master_irq_handler);
2504
2505         MMIO_RING_DFH(RING_ACTHD_UDW, D_BDW_PLUS, F_CMD_ACCESS,
2506                 mmio_read_from_hw, NULL);
2507
2508 #define RING_REG(base) _MMIO((base) + 0xd0)
2509         MMIO_RING_F(RING_REG, 4, F_RO, 0,
2510                 ~_MASKED_BIT_ENABLE(RESET_CTL_REQUEST_RESET), D_BDW_PLUS, NULL,
2511                 ring_reset_ctl_write);
2512 #undef RING_REG
2513
2514 #define RING_REG(base) _MMIO((base) + 0x230)
2515         MMIO_RING_DFH(RING_REG, D_BDW_PLUS, 0, NULL, elsp_mmio_write);
2516 #undef RING_REG
2517
2518 #define RING_REG(base) _MMIO((base) + 0x234)
2519         MMIO_RING_F(RING_REG, 8, F_RO | F_CMD_ACCESS, 0, ~0, D_BDW_PLUS,
2520                 NULL, NULL);
2521 #undef RING_REG
2522
2523 #define RING_REG(base) _MMIO((base) + 0x244)
2524         MMIO_RING_DFH(RING_REG, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2525 #undef RING_REG
2526
2527 #define RING_REG(base) _MMIO((base) + 0x370)
2528         MMIO_RING_F(RING_REG, 48, F_RO, 0, ~0, D_BDW_PLUS, NULL, NULL);
2529 #undef RING_REG
2530
2531 #define RING_REG(base) _MMIO((base) + 0x3a0)
2532         MMIO_RING_DFH(RING_REG, D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2533 #undef RING_REG
2534
2535         MMIO_D(PIPEMISC(PIPE_A), D_BDW_PLUS);
2536         MMIO_D(PIPEMISC(PIPE_B), D_BDW_PLUS);
2537         MMIO_D(PIPEMISC(PIPE_C), D_BDW_PLUS);
2538         MMIO_D(_MMIO(0x1c1d0), D_BDW_PLUS);
2539         MMIO_D(GEN6_MBCUNIT_SNPCR, D_BDW_PLUS);
2540         MMIO_D(GEN7_MISCCPCTL, D_BDW_PLUS);
2541         MMIO_D(_MMIO(0x1c054), D_BDW_PLUS);
2542
2543         MMIO_DH(GEN6_PCODE_MAILBOX, D_BDW_PLUS, NULL, mailbox_write);
2544
2545         MMIO_D(GEN8_PRIVATE_PAT_LO, D_BDW_PLUS);
2546         MMIO_D(GEN8_PRIVATE_PAT_HI, D_BDW_PLUS);
2547
2548         MMIO_D(GAMTARBMODE, D_BDW_PLUS);
2549
2550 #define RING_REG(base) _MMIO((base) + 0x270)
2551         MMIO_RING_F(RING_REG, 32, 0, 0, 0, D_BDW_PLUS, NULL, NULL);
2552 #undef RING_REG
2553
2554         MMIO_RING_GM_RDR(RING_HWS_PGA, D_BDW_PLUS, NULL, hws_pga_write);
2555
2556         MMIO_DFH(HDC_CHICKEN0, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2557
2558         MMIO_D(CHICKEN_PIPESL_1(PIPE_A), D_BDW_PLUS);
2559         MMIO_D(CHICKEN_PIPESL_1(PIPE_B), D_BDW_PLUS);
2560         MMIO_D(CHICKEN_PIPESL_1(PIPE_C), D_BDW_PLUS);
2561
2562         MMIO_D(WM_MISC, D_BDW);
2563         MMIO_D(_MMIO(BDW_EDP_PSR_BASE), D_BDW);
2564
2565         MMIO_D(_MMIO(0x6671c), D_BDW_PLUS);
2566         MMIO_D(_MMIO(0x66c00), D_BDW_PLUS);
2567         MMIO_D(_MMIO(0x66c04), D_BDW_PLUS);
2568
2569         MMIO_D(HSW_GTT_CACHE_EN, D_BDW_PLUS);
2570
2571         MMIO_D(GEN8_EU_DISABLE0, D_BDW_PLUS);
2572         MMIO_D(GEN8_EU_DISABLE1, D_BDW_PLUS);
2573         MMIO_D(GEN8_EU_DISABLE2, D_BDW_PLUS);
2574
2575         MMIO_D(_MMIO(0xfdc), D_BDW_PLUS);
2576         MMIO_DFH(GEN8_ROW_CHICKEN, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS,
2577                 NULL, NULL);
2578         MMIO_DFH(GEN7_ROW_CHICKEN2, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS,
2579                 NULL, NULL);
2580         MMIO_DFH(GEN8_UCGCTL6, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2581
2582         MMIO_DFH(_MMIO(0xb1f0), D_BDW, F_CMD_ACCESS, NULL, NULL);
2583         MMIO_DFH(_MMIO(0xb1c0), D_BDW, F_CMD_ACCESS, NULL, NULL);
2584         MMIO_DFH(GEN8_L3SQCREG4, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2585         MMIO_DFH(_MMIO(0xb100), D_BDW, F_CMD_ACCESS, NULL, NULL);
2586         MMIO_DFH(_MMIO(0xb10c), D_BDW, F_CMD_ACCESS, NULL, NULL);
2587         MMIO_D(_MMIO(0xb110), D_BDW);
2588
2589         MMIO_F(_MMIO(0x24d0), 48, F_CMD_ACCESS, 0, 0, D_BDW_PLUS,
2590                 NULL, force_nonpriv_write);
2591
2592         MMIO_D(_MMIO(0x44484), D_BDW_PLUS);
2593         MMIO_D(_MMIO(0x4448c), D_BDW_PLUS);
2594
2595         MMIO_DFH(_MMIO(0x83a4), D_BDW, F_CMD_ACCESS, NULL, NULL);
2596         MMIO_D(GEN8_L3_LRA_1_GPGPU, D_BDW_PLUS);
2597
2598         MMIO_DFH(_MMIO(0x8430), D_BDW, F_CMD_ACCESS, NULL, NULL);
2599
2600         MMIO_D(_MMIO(0x110000), D_BDW_PLUS);
2601
2602         MMIO_D(_MMIO(0x48400), D_BDW_PLUS);
2603
2604         MMIO_D(_MMIO(0x6e570), D_BDW_PLUS);
2605         MMIO_D(_MMIO(0x65f10), D_BDW_PLUS);
2606
2607         MMIO_DFH(_MMIO(0xe194), D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2608         MMIO_DFH(_MMIO(0xe188), D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2609         MMIO_DFH(HALF_SLICE_CHICKEN2, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2610         MMIO_DFH(_MMIO(0x2580), D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2611
2612         MMIO_DFH(_MMIO(0x2248), D_BDW, F_CMD_ACCESS, NULL, NULL);
2613
2614         MMIO_DFH(_MMIO(0xe220), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2615         MMIO_DFH(_MMIO(0xe230), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2616         MMIO_DFH(_MMIO(0xe240), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2617         MMIO_DFH(_MMIO(0xe260), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2618         MMIO_DFH(_MMIO(0xe270), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2619         MMIO_DFH(_MMIO(0xe280), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2620         MMIO_DFH(_MMIO(0xe2a0), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2621         MMIO_DFH(_MMIO(0xe2b0), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2622         MMIO_DFH(_MMIO(0xe2c0), D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2623         return 0;
2624 }
2625
2626 static int init_skl_mmio_info(struct intel_gvt *gvt)
2627 {
2628         struct drm_i915_private *dev_priv = gvt->dev_priv;
2629         int ret;
2630
2631         MMIO_DH(FORCEWAKE_RENDER_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2632         MMIO_DH(FORCEWAKE_ACK_RENDER_GEN9, D_SKL_PLUS, NULL, NULL);
2633         MMIO_DH(FORCEWAKE_BLITTER_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2634         MMIO_DH(FORCEWAKE_ACK_BLITTER_GEN9, D_SKL_PLUS, NULL, NULL);
2635         MMIO_DH(FORCEWAKE_MEDIA_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2636         MMIO_DH(FORCEWAKE_ACK_MEDIA_GEN9, D_SKL_PLUS, NULL, NULL);
2637
2638         MMIO_F(_MMIO(_DPB_AUX_CH_CTL), 6 * 4, 0, 0, 0, D_SKL_PLUS, NULL,
2639                                                 dp_aux_ch_ctl_mmio_write);
2640         MMIO_F(_MMIO(_DPC_AUX_CH_CTL), 6 * 4, 0, 0, 0, D_SKL_PLUS, NULL,
2641                                                 dp_aux_ch_ctl_mmio_write);
2642         MMIO_F(_MMIO(_DPD_AUX_CH_CTL), 6 * 4, 0, 0, 0, D_SKL_PLUS, NULL,
2643                                                 dp_aux_ch_ctl_mmio_write);
2644
2645         /*
2646          * Use an arbitrary power well controlled by the PWR_WELL_CTL
2647          * register.
2648          */
2649         MMIO_D(HSW_PWR_WELL_CTL_BIOS(SKL_DISP_PW_MISC_IO), D_SKL_PLUS);
2650         MMIO_DH(HSW_PWR_WELL_CTL_DRIVER(SKL_DISP_PW_MISC_IO), D_SKL_PLUS, NULL,
2651                 skl_power_well_ctl_write);
2652
2653         MMIO_D(_MMIO(0xa210), D_SKL_PLUS);
2654         MMIO_D(GEN9_MEDIA_PG_IDLE_HYSTERESIS, D_SKL_PLUS);
2655         MMIO_D(GEN9_RENDER_PG_IDLE_HYSTERESIS, D_SKL_PLUS);
2656         MMIO_DFH(GEN9_GAMT_ECO_REG_RW_IA, D_SKL_PLUS, F_CMD_ACCESS, NULL, NULL);
2657         MMIO_DH(_MMIO(0x4ddc), D_SKL_PLUS, NULL, NULL);
2658         MMIO_DH(_MMIO(0x42080), D_SKL_PLUS, NULL, NULL);
2659         MMIO_D(_MMIO(0x45504), D_SKL_PLUS);
2660         MMIO_D(_MMIO(0x45520), D_SKL_PLUS);
2661         MMIO_D(_MMIO(0x46000), D_SKL_PLUS);
2662         MMIO_DH(_MMIO(0x46010), D_SKL | D_KBL, NULL, skl_lcpll_write);
2663         MMIO_DH(_MMIO(0x46014), D_SKL | D_KBL, NULL, skl_lcpll_write);
2664         MMIO_D(_MMIO(0x6C040), D_SKL | D_KBL);
2665         MMIO_D(_MMIO(0x6C048), D_SKL | D_KBL);
2666         MMIO_D(_MMIO(0x6C050), D_SKL | D_KBL);
2667         MMIO_D(_MMIO(0x6C044), D_SKL | D_KBL);
2668         MMIO_D(_MMIO(0x6C04C), D_SKL | D_KBL);
2669         MMIO_D(_MMIO(0x6C054), D_SKL | D_KBL);
2670         MMIO_D(_MMIO(0x6c058), D_SKL | D_KBL);
2671         MMIO_D(_MMIO(0x6c05c), D_SKL | D_KBL);
2672         MMIO_DH(_MMIO(0x6c060), D_SKL | D_KBL, dpll_status_read, NULL);
2673
2674         MMIO_DH(SKL_PS_WIN_POS(PIPE_A, 0), D_SKL_PLUS, NULL, pf_write);
2675         MMIO_DH(SKL_PS_WIN_POS(PIPE_A, 1), D_SKL_PLUS, NULL, pf_write);
2676         MMIO_DH(SKL_PS_WIN_POS(PIPE_B, 0), D_SKL_PLUS, NULL, pf_write);
2677         MMIO_DH(SKL_PS_WIN_POS(PIPE_B, 1), D_SKL_PLUS, NULL, pf_write);
2678         MMIO_DH(SKL_PS_WIN_POS(PIPE_C, 0), D_SKL_PLUS, NULL, pf_write);
2679         MMIO_DH(SKL_PS_WIN_POS(PIPE_C, 1), D_SKL_PLUS, NULL, pf_write);
2680
2681         MMIO_DH(SKL_PS_WIN_SZ(PIPE_A, 0), D_SKL_PLUS, NULL, pf_write);
2682         MMIO_DH(SKL_PS_WIN_SZ(PIPE_A, 1), D_SKL_PLUS, NULL, pf_write);
2683         MMIO_DH(SKL_PS_WIN_SZ(PIPE_B, 0), D_SKL_PLUS, NULL, pf_write);
2684         MMIO_DH(SKL_PS_WIN_SZ(PIPE_B, 1), D_SKL_PLUS, NULL, pf_write);
2685         MMIO_DH(SKL_PS_WIN_SZ(PIPE_C, 0), D_SKL_PLUS, NULL, pf_write);
2686         MMIO_DH(SKL_PS_WIN_SZ(PIPE_C, 1), D_SKL_PLUS, NULL, pf_write);
2687
2688         MMIO_DH(SKL_PS_CTRL(PIPE_A, 0), D_SKL_PLUS, NULL, pf_write);
2689         MMIO_DH(SKL_PS_CTRL(PIPE_A, 1), D_SKL_PLUS, NULL, pf_write);
2690         MMIO_DH(SKL_PS_CTRL(PIPE_B, 0), D_SKL_PLUS, NULL, pf_write);
2691         MMIO_DH(SKL_PS_CTRL(PIPE_B, 1), D_SKL_PLUS, NULL, pf_write);
2692         MMIO_DH(SKL_PS_CTRL(PIPE_C, 0), D_SKL_PLUS, NULL, pf_write);
2693         MMIO_DH(SKL_PS_CTRL(PIPE_C, 1), D_SKL_PLUS, NULL, pf_write);
2694
2695         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 0), D_SKL_PLUS, NULL, NULL);
2696         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 1), D_SKL_PLUS, NULL, NULL);
2697         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 2), D_SKL_PLUS, NULL, NULL);
2698         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 3), D_SKL_PLUS, NULL, NULL);
2699
2700         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 0), D_SKL_PLUS, NULL, NULL);
2701         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 1), D_SKL_PLUS, NULL, NULL);
2702         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 2), D_SKL_PLUS, NULL, NULL);
2703         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 3), D_SKL_PLUS, NULL, NULL);
2704
2705         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 0), D_SKL_PLUS, NULL, NULL);
2706         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 1), D_SKL_PLUS, NULL, NULL);
2707         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 2), D_SKL_PLUS, NULL, NULL);
2708         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 3), D_SKL_PLUS, NULL, NULL);
2709
2710         MMIO_DH(CUR_BUF_CFG(PIPE_A), D_SKL_PLUS, NULL, NULL);
2711         MMIO_DH(CUR_BUF_CFG(PIPE_B), D_SKL_PLUS, NULL, NULL);
2712         MMIO_DH(CUR_BUF_CFG(PIPE_C), D_SKL_PLUS, NULL, NULL);
2713
2714         MMIO_F(PLANE_WM(PIPE_A, 0, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2715         MMIO_F(PLANE_WM(PIPE_A, 1, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2716         MMIO_F(PLANE_WM(PIPE_A, 2, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2717
2718         MMIO_F(PLANE_WM(PIPE_B, 0, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2719         MMIO_F(PLANE_WM(PIPE_B, 1, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2720         MMIO_F(PLANE_WM(PIPE_B, 2, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2721
2722         MMIO_F(PLANE_WM(PIPE_C, 0, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2723         MMIO_F(PLANE_WM(PIPE_C, 1, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2724         MMIO_F(PLANE_WM(PIPE_C, 2, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2725
2726         MMIO_F(CUR_WM(PIPE_A, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2727         MMIO_F(CUR_WM(PIPE_B, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2728         MMIO_F(CUR_WM(PIPE_C, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2729
2730         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 0), D_SKL_PLUS, NULL, NULL);
2731         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 1), D_SKL_PLUS, NULL, NULL);
2732         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 2), D_SKL_PLUS, NULL, NULL);
2733
2734         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 0), D_SKL_PLUS, NULL, NULL);
2735         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 1), D_SKL_PLUS, NULL, NULL);
2736         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 2), D_SKL_PLUS, NULL, NULL);
2737
2738         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 0), D_SKL_PLUS, NULL, NULL);
2739         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 1), D_SKL_PLUS, NULL, NULL);
2740         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 2), D_SKL_PLUS, NULL, NULL);
2741
2742         MMIO_DH(CUR_WM_TRANS(PIPE_A), D_SKL_PLUS, NULL, NULL);
2743         MMIO_DH(CUR_WM_TRANS(PIPE_B), D_SKL_PLUS, NULL, NULL);
2744         MMIO_DH(CUR_WM_TRANS(PIPE_C), D_SKL_PLUS, NULL, NULL);
2745
2746         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 0), D_SKL_PLUS, NULL, NULL);
2747         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 1), D_SKL_PLUS, NULL, NULL);
2748         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 2), D_SKL_PLUS, NULL, NULL);
2749         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 3), D_SKL_PLUS, NULL, NULL);
2750
2751         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 0), D_SKL_PLUS, NULL, NULL);
2752         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 1), D_SKL_PLUS, NULL, NULL);
2753         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 2), D_SKL_PLUS, NULL, NULL);
2754         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 3), D_SKL_PLUS, NULL, NULL);
2755
2756         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 0), D_SKL_PLUS, NULL, NULL);
2757         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 1), D_SKL_PLUS, NULL, NULL);
2758         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 2), D_SKL_PLUS, NULL, NULL);
2759         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 3), D_SKL_PLUS, NULL, NULL);
2760
2761         MMIO_DH(_MMIO(_REG_701C0(PIPE_A, 1)), D_SKL_PLUS, NULL, NULL);
2762         MMIO_DH(_MMIO(_REG_701C0(PIPE_A, 2)), D_SKL_PLUS, NULL, NULL);
2763         MMIO_DH(_MMIO(_REG_701C0(PIPE_A, 3)), D_SKL_PLUS, NULL, NULL);
2764         MMIO_DH(_MMIO(_REG_701C0(PIPE_A, 4)), D_SKL_PLUS, NULL, NULL);
2765
2766         MMIO_DH(_MMIO(_REG_701C0(PIPE_B, 1)), D_SKL_PLUS, NULL, NULL);
2767         MMIO_DH(_MMIO(_REG_701C0(PIPE_B, 2)), D_SKL_PLUS, NULL, NULL);
2768         MMIO_DH(_MMIO(_REG_701C0(PIPE_B, 3)), D_SKL_PLUS, NULL, NULL);
2769         MMIO_DH(_MMIO(_REG_701C0(PIPE_B, 4)), D_SKL_PLUS, NULL, NULL);
2770
2771         MMIO_DH(_MMIO(_REG_701C0(PIPE_C, 1)), D_SKL_PLUS, NULL, NULL);
2772         MMIO_DH(_MMIO(_REG_701C0(PIPE_C, 2)), D_SKL_PLUS, NULL, NULL);
2773         MMIO_DH(_MMIO(_REG_701C0(PIPE_C, 3)), D_SKL_PLUS, NULL, NULL);
2774         MMIO_DH(_MMIO(_REG_701C0(PIPE_C, 4)), D_SKL_PLUS, NULL, NULL);
2775
2776         MMIO_DH(_MMIO(_REG_701C4(PIPE_A, 1)), D_SKL_PLUS, NULL, NULL);
2777         MMIO_DH(_MMIO(_REG_701C4(PIPE_A, 2)), D_SKL_PLUS, NULL, NULL);
2778         MMIO_DH(_MMIO(_REG_701C4(PIPE_A, 3)), D_SKL_PLUS, NULL, NULL);
2779         MMIO_DH(_MMIO(_REG_701C4(PIPE_A, 4)), D_SKL_PLUS, NULL, NULL);
2780
2781         MMIO_DH(_MMIO(_REG_701C4(PIPE_B, 1)), D_SKL_PLUS, NULL, NULL);
2782         MMIO_DH(_MMIO(_REG_701C4(PIPE_B, 2)), D_SKL_PLUS, NULL, NULL);
2783         MMIO_DH(_MMIO(_REG_701C4(PIPE_B, 3)), D_SKL_PLUS, NULL, NULL);
2784         MMIO_DH(_MMIO(_REG_701C4(PIPE_B, 4)), D_SKL_PLUS, NULL, NULL);
2785
2786         MMIO_DH(_MMIO(_REG_701C4(PIPE_C, 1)), D_SKL_PLUS, NULL, NULL);
2787         MMIO_DH(_MMIO(_REG_701C4(PIPE_C, 2)), D_SKL_PLUS, NULL, NULL);
2788         MMIO_DH(_MMIO(_REG_701C4(PIPE_C, 3)), D_SKL_PLUS, NULL, NULL);
2789         MMIO_DH(_MMIO(_REG_701C4(PIPE_C, 4)), D_SKL_PLUS, NULL, NULL);
2790
2791         MMIO_D(_MMIO(0x70380), D_SKL_PLUS);
2792         MMIO_D(_MMIO(0x71380), D_SKL_PLUS);
2793         MMIO_D(_MMIO(0x72380), D_SKL_PLUS);
2794         MMIO_D(_MMIO(0x7239c), D_SKL_PLUS);
2795         MMIO_D(_MMIO(0x7039c), D_SKL_PLUS);
2796
2797         MMIO_D(_MMIO(0x8f074), D_SKL | D_KBL);
2798         MMIO_D(_MMIO(0x8f004), D_SKL | D_KBL);
2799         MMIO_D(_MMIO(0x8f034), D_SKL | D_KBL);
2800
2801         MMIO_D(_MMIO(0xb11c), D_SKL | D_KBL);
2802
2803         MMIO_D(_MMIO(0x51000), D_SKL | D_KBL);
2804         MMIO_D(_MMIO(0x6c00c), D_SKL_PLUS);
2805
2806         MMIO_F(_MMIO(0xc800), 0x7f8, F_CMD_ACCESS, 0, 0, D_SKL | D_KBL, NULL, NULL);
2807         MMIO_F(_MMIO(0xb020), 0x80, F_CMD_ACCESS, 0, 0, D_SKL | D_KBL, NULL, NULL);
2808
2809         MMIO_D(RPM_CONFIG0, D_SKL_PLUS);
2810         MMIO_D(_MMIO(0xd08), D_SKL_PLUS);
2811         MMIO_D(RC6_LOCATION, D_SKL_PLUS);
2812         MMIO_DFH(_MMIO(0x20e0), D_SKL_PLUS, F_MODE_MASK, NULL, NULL);
2813         MMIO_DFH(_MMIO(0x20ec), D_SKL_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2814
2815         /* TRTT */
2816         MMIO_DFH(_MMIO(0x4de0), D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2817         MMIO_DFH(_MMIO(0x4de4), D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2818         MMIO_DFH(_MMIO(0x4de8), D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2819         MMIO_DFH(_MMIO(0x4dec), D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2820         MMIO_DFH(_MMIO(0x4df0), D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2821         MMIO_DFH(_MMIO(0x4df4), D_SKL | D_KBL, F_CMD_ACCESS, NULL, gen9_trtte_write);
2822         MMIO_DH(_MMIO(0x4dfc), D_SKL | D_KBL, NULL, gen9_trtt_chicken_write);
2823
2824         MMIO_D(_MMIO(0x45008), D_SKL | D_KBL);
2825
2826         MMIO_D(_MMIO(0x46430), D_SKL | D_KBL);
2827
2828         MMIO_D(_MMIO(0x46520), D_SKL | D_KBL);
2829
2830         MMIO_D(_MMIO(0xc403c), D_SKL | D_KBL);
2831         MMIO_D(_MMIO(0xb004), D_SKL_PLUS);
2832         MMIO_DH(DMA_CTRL, D_SKL_PLUS, NULL, dma_ctrl_write);
2833
2834         MMIO_D(_MMIO(0x65900), D_SKL_PLUS);
2835         MMIO_D(_MMIO(0x1082c0), D_SKL | D_KBL);
2836         MMIO_D(_MMIO(0x4068), D_SKL | D_KBL);
2837         MMIO_D(_MMIO(0x67054), D_SKL | D_KBL);
2838         MMIO_D(_MMIO(0x6e560), D_SKL | D_KBL);
2839         MMIO_D(_MMIO(0x6e554), D_SKL | D_KBL);
2840         MMIO_D(_MMIO(0x2b20), D_SKL | D_KBL);
2841         MMIO_D(_MMIO(0x65f00), D_SKL | D_KBL);
2842         MMIO_D(_MMIO(0x65f08), D_SKL | D_KBL);
2843         MMIO_D(_MMIO(0x320f0), D_SKL | D_KBL);
2844
2845         MMIO_D(_MMIO(0x70034), D_SKL_PLUS);
2846         MMIO_D(_MMIO(0x71034), D_SKL_PLUS);
2847         MMIO_D(_MMIO(0x72034), D_SKL_PLUS);
2848
2849         MMIO_D(_MMIO(_PLANE_KEYVAL_1(PIPE_A)), D_SKL_PLUS);
2850         MMIO_D(_MMIO(_PLANE_KEYVAL_1(PIPE_B)), D_SKL_PLUS);
2851         MMIO_D(_MMIO(_PLANE_KEYVAL_1(PIPE_C)), D_SKL_PLUS);
2852         MMIO_D(_MMIO(_PLANE_KEYMAX_1(PIPE_A)), D_SKL_PLUS);
2853         MMIO_D(_MMIO(_PLANE_KEYMAX_1(PIPE_B)), D_SKL_PLUS);
2854         MMIO_D(_MMIO(_PLANE_KEYMAX_1(PIPE_C)), D_SKL_PLUS);
2855         MMIO_D(_MMIO(_PLANE_KEYMSK_1(PIPE_A)), D_SKL_PLUS);
2856         MMIO_D(_MMIO(_PLANE_KEYMSK_1(PIPE_B)), D_SKL_PLUS);
2857         MMIO_D(_MMIO(_PLANE_KEYMSK_1(PIPE_C)), D_SKL_PLUS);
2858
2859         MMIO_D(_MMIO(0x44500), D_SKL_PLUS);
2860         MMIO_DFH(GEN9_CSFE_CHICKEN1_RCS, D_SKL_PLUS, F_CMD_ACCESS, NULL, NULL);
2861         MMIO_DFH(GEN8_HDC_CHICKEN1, D_SKL | D_KBL, F_MODE_MASK | F_CMD_ACCESS,
2862                 NULL, NULL);
2863
2864         MMIO_D(_MMIO(0x4ab8), D_KBL);
2865         MMIO_D(_MMIO(0x2248), D_SKL_PLUS | D_KBL);
2866
2867         return 0;
2868 }
2869
2870 static struct gvt_mmio_block *find_mmio_block(struct intel_gvt *gvt,
2871                                               unsigned int offset)
2872 {
2873         unsigned long device = intel_gvt_get_device_type(gvt);
2874         struct gvt_mmio_block *block = gvt->mmio.mmio_block;
2875         int num = gvt->mmio.num_mmio_block;
2876         int i;
2877
2878         for (i = 0; i < num; i++, block++) {
2879                 if (!(device & block->device))
2880                         continue;
2881                 if (offset >= i915_mmio_reg_offset(block->offset) &&
2882                     offset < i915_mmio_reg_offset(block->offset) + block->size)
2883                         return block;
2884         }
2885         return NULL;
2886 }
2887
2888 /**
2889  * intel_gvt_clean_mmio_info - clean up MMIO information table for GVT device
2890  * @gvt: GVT device
2891  *
2892  * This function is called at the driver unloading stage, to clean up the MMIO
2893  * information table of GVT device
2894  *
2895  */
2896 void intel_gvt_clean_mmio_info(struct intel_gvt *gvt)
2897 {
2898         struct hlist_node *tmp;
2899         struct intel_gvt_mmio_info *e;
2900         int i;
2901
2902         hash_for_each_safe(gvt->mmio.mmio_info_table, i, tmp, e, node)
2903                 kfree(e);
2904
2905         vfree(gvt->mmio.mmio_attribute);
2906         gvt->mmio.mmio_attribute = NULL;
2907 }
2908
2909 /* Special MMIO blocks. */
2910 static struct gvt_mmio_block mmio_blocks[] = {
2911         {D_SKL_PLUS, _MMIO(CSR_MMIO_START_RANGE), 0x3000, NULL, NULL},
2912         {D_ALL, _MMIO(MCHBAR_MIRROR_BASE_SNB), 0x40000, NULL, NULL},
2913         {D_ALL, _MMIO(VGT_PVINFO_PAGE), VGT_PVINFO_SIZE,
2914                 pvinfo_mmio_read, pvinfo_mmio_write},
2915         {D_ALL, LGC_PALETTE(PIPE_A, 0), 1024, NULL, NULL},
2916         {D_ALL, LGC_PALETTE(PIPE_B, 0), 1024, NULL, NULL},
2917         {D_ALL, LGC_PALETTE(PIPE_C, 0), 1024, NULL, NULL},
2918 };
2919
2920 /**
2921  * intel_gvt_setup_mmio_info - setup MMIO information table for GVT device
2922  * @gvt: GVT device
2923  *
2924  * This function is called at the initialization stage, to setup the MMIO
2925  * information table for GVT device
2926  *
2927  * Returns:
2928  * zero on success, negative if failed.
2929  */
2930 int intel_gvt_setup_mmio_info(struct intel_gvt *gvt)
2931 {
2932         struct intel_gvt_device_info *info = &gvt->device_info;
2933         struct drm_i915_private *dev_priv = gvt->dev_priv;
2934         int size = info->mmio_size / 4 * sizeof(*gvt->mmio.mmio_attribute);
2935         int ret;
2936
2937         gvt->mmio.mmio_attribute = vzalloc(size);
2938         if (!gvt->mmio.mmio_attribute)
2939                 return -ENOMEM;
2940
2941         ret = init_generic_mmio_info(gvt);
2942         if (ret)
2943                 goto err;
2944
2945         if (IS_BROADWELL(dev_priv)) {
2946                 ret = init_broadwell_mmio_info(gvt);
2947                 if (ret)
2948                         goto err;
2949         } else if (IS_SKYLAKE(dev_priv)
2950                 || IS_KABYLAKE(dev_priv)) {
2951                 ret = init_broadwell_mmio_info(gvt);
2952                 if (ret)
2953                         goto err;
2954                 ret = init_skl_mmio_info(gvt);
2955                 if (ret)
2956                         goto err;
2957         }
2958
2959         gvt->mmio.mmio_block = mmio_blocks;
2960         gvt->mmio.num_mmio_block = ARRAY_SIZE(mmio_blocks);
2961
2962         return 0;
2963 err:
2964         intel_gvt_clean_mmio_info(gvt);
2965         return ret;
2966 }
2967
2968 /**
2969  * intel_gvt_for_each_tracked_mmio - iterate each tracked mmio
2970  * @gvt: a GVT device
2971  * @handler: the handler
2972  * @data: private data given to handler
2973  *
2974  * Returns:
2975  * Zero on success, negative error code if failed.
2976  */
2977 int intel_gvt_for_each_tracked_mmio(struct intel_gvt *gvt,
2978         int (*handler)(struct intel_gvt *gvt, u32 offset, void *data),
2979         void *data)
2980 {
2981         struct gvt_mmio_block *block = gvt->mmio.mmio_block;
2982         struct intel_gvt_mmio_info *e;
2983         int i, j, ret;
2984
2985         hash_for_each(gvt->mmio.mmio_info_table, i, e, node) {
2986                 ret = handler(gvt, e->offset, data);
2987                 if (ret)
2988                         return ret;
2989         }
2990
2991         for (i = 0; i < gvt->mmio.num_mmio_block; i++, block++) {
2992                 for (j = 0; j < block->size; j += 4) {
2993                         ret = handler(gvt,
2994                                       i915_mmio_reg_offset(block->offset) + j,
2995                                       data);
2996                         if (ret)
2997                                 return ret;
2998                 }
2999         }
3000         return 0;
3001 }
3002
3003 /**
3004  * intel_vgpu_default_mmio_read - default MMIO read handler
3005  * @vgpu: a vGPU
3006  * @offset: access offset
3007  * @p_data: data return buffer
3008  * @bytes: access data length
3009  *
3010  * Returns:
3011  * Zero on success, negative error code if failed.
3012  */
3013 int intel_vgpu_default_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
3014                 void *p_data, unsigned int bytes)
3015 {
3016         read_vreg(vgpu, offset, p_data, bytes);
3017         return 0;
3018 }
3019
3020 /**
3021  * intel_t_default_mmio_write - default MMIO write handler
3022  * @vgpu: a vGPU
3023  * @offset: access offset
3024  * @p_data: write data buffer
3025  * @bytes: access data length
3026  *
3027  * Returns:
3028  * Zero on success, negative error code if failed.
3029  */
3030 int intel_vgpu_default_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
3031                 void *p_data, unsigned int bytes)
3032 {
3033         write_vreg(vgpu, offset, p_data, bytes);
3034         return 0;
3035 }
3036
3037 /**
3038  * intel_gvt_in_force_nonpriv_whitelist - if a mmio is in whitelist to be
3039  * force-nopriv register
3040  *
3041  * @gvt: a GVT device
3042  * @offset: register offset
3043  *
3044  * Returns:
3045  * True if the register is in force-nonpriv whitelist;
3046  * False if outside;
3047  */
3048 bool intel_gvt_in_force_nonpriv_whitelist(struct intel_gvt *gvt,
3049                                           unsigned int offset)
3050 {
3051         return in_whitelist(offset);
3052 }
3053
3054 /**
3055  * intel_vgpu_mmio_reg_rw - emulate tracked mmio registers
3056  * @vgpu: a vGPU
3057  * @offset: register offset
3058  * @pdata: data buffer
3059  * @bytes: data length
3060  *
3061  * Returns:
3062  * Zero on success, negative error code if failed.
3063  */
3064 int intel_vgpu_mmio_reg_rw(struct intel_vgpu *vgpu, unsigned int offset,
3065                            void *pdata, unsigned int bytes, bool is_read)
3066 {
3067         struct intel_gvt *gvt = vgpu->gvt;
3068         struct intel_gvt_mmio_info *mmio_info;
3069         struct gvt_mmio_block *mmio_block;
3070         gvt_mmio_func func;
3071         int ret;
3072
3073         if (WARN_ON(bytes > 8))
3074                 return -EINVAL;
3075
3076         /*
3077          * Handle special MMIO blocks.
3078          */
3079         mmio_block = find_mmio_block(gvt, offset);
3080         if (mmio_block) {
3081                 func = is_read ? mmio_block->read : mmio_block->write;
3082                 if (func)
3083                         return func(vgpu, offset, pdata, bytes);
3084                 goto default_rw;
3085         }
3086
3087         /*
3088          * Normal tracked MMIOs.
3089          */
3090         mmio_info = find_mmio_info(gvt, offset);
3091         if (!mmio_info) {
3092                 gvt_dbg_mmio("untracked MMIO %08x len %d\n", offset, bytes);
3093                 goto default_rw;
3094         }
3095
3096         if (is_read)
3097                 return mmio_info->read(vgpu, offset, pdata, bytes);
3098         else {
3099                 u64 ro_mask = mmio_info->ro_mask;
3100                 u32 old_vreg = 0, old_sreg = 0;
3101                 u64 data = 0;
3102
3103                 if (intel_gvt_mmio_has_mode_mask(gvt, mmio_info->offset)) {
3104                         old_vreg = vgpu_vreg(vgpu, offset);
3105                         old_sreg = vgpu_sreg(vgpu, offset);
3106                 }
3107
3108                 if (likely(!ro_mask))
3109                         ret = mmio_info->write(vgpu, offset, pdata, bytes);
3110                 else if (!~ro_mask) {
3111                         gvt_vgpu_err("try to write RO reg %x\n", offset);
3112                         return 0;
3113                 } else {
3114                         /* keep the RO bits in the virtual register */
3115                         memcpy(&data, pdata, bytes);
3116                         data &= ~ro_mask;
3117                         data |= vgpu_vreg(vgpu, offset) & ro_mask;
3118                         ret = mmio_info->write(vgpu, offset, &data, bytes);
3119                 }
3120
3121                 /* higher 16bits of mode ctl regs are mask bits for change */
3122                 if (intel_gvt_mmio_has_mode_mask(gvt, mmio_info->offset)) {
3123                         u32 mask = vgpu_vreg(vgpu, offset) >> 16;
3124
3125                         vgpu_vreg(vgpu, offset) = (old_vreg & ~mask)
3126                                         | (vgpu_vreg(vgpu, offset) & mask);
3127                         vgpu_sreg(vgpu, offset) = (old_sreg & ~mask)
3128                                         | (vgpu_sreg(vgpu, offset) & mask);
3129                 }
3130         }
3131
3132         return ret;
3133
3134 default_rw:
3135         return is_read ?
3136                 intel_vgpu_default_mmio_read(vgpu, offset, pdata, bytes) :
3137                 intel_vgpu_default_mmio_write(vgpu, offset, pdata, bytes);
3138 }