eeb002a470321efa6905d7e18ec11cf991df2703
[muen/linux.git] / drivers / gpu / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include <uapi/drm/i915_drm.h>
34 #include <uapi/drm/drm_fourcc.h>
35
36 #include <linux/io-mapping.h>
37 #include <linux/i2c.h>
38 #include <linux/i2c-algo-bit.h>
39 #include <linux/backlight.h>
40 #include <linux/hash.h>
41 #include <linux/intel-iommu.h>
42 #include <linux/kref.h>
43 #include <linux/mm_types.h>
44 #include <linux/perf_event.h>
45 #include <linux/pm_qos.h>
46 #include <linux/reservation.h>
47 #include <linux/shmem_fs.h>
48
49 #include <drm/drmP.h>
50 #include <drm/intel-gtt.h>
51 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
52 #include <drm/drm_gem.h>
53 #include <drm/drm_auth.h>
54 #include <drm/drm_cache.h>
55
56 #include "i915_params.h"
57 #include "i915_reg.h"
58 #include "i915_utils.h"
59
60 #include "intel_bios.h"
61 #include "intel_device_info.h"
62 #include "intel_display.h"
63 #include "intel_dpll_mgr.h"
64 #include "intel_lrc.h"
65 #include "intel_opregion.h"
66 #include "intel_ringbuffer.h"
67 #include "intel_uncore.h"
68 #include "intel_wopcm.h"
69 #include "intel_uc.h"
70
71 #include "i915_gem.h"
72 #include "i915_gem_context.h"
73 #include "i915_gem_fence_reg.h"
74 #include "i915_gem_object.h"
75 #include "i915_gem_gtt.h"
76 #include "i915_gpu_error.h"
77 #include "i915_request.h"
78 #include "i915_scheduler.h"
79 #include "i915_timeline.h"
80 #include "i915_vma.h"
81
82 #include "intel_gvt.h"
83
84 /* General customization:
85  */
86
87 #define DRIVER_NAME             "i915"
88 #define DRIVER_DESC             "Intel Graphics"
89 #define DRIVER_DATE             "20180709"
90 #define DRIVER_TIMESTAMP        1531175967
91
92 /* Use I915_STATE_WARN(x) and I915_STATE_WARN_ON() (rather than WARN() and
93  * WARN_ON()) for hw state sanity checks to check for unexpected conditions
94  * which may not necessarily be a user visible problem.  This will either
95  * WARN() or DRM_ERROR() depending on the verbose_checks moduleparam, to
96  * enable distros and users to tailor their preferred amount of i915 abrt
97  * spam.
98  */
99 #define I915_STATE_WARN(condition, format...) ({                        \
100         int __ret_warn_on = !!(condition);                              \
101         if (unlikely(__ret_warn_on))                                    \
102                 if (!WARN(i915_modparams.verbose_state_checks, format)) \
103                         DRM_ERROR(format);                              \
104         unlikely(__ret_warn_on);                                        \
105 })
106
107 #define I915_STATE_WARN_ON(x)                                           \
108         I915_STATE_WARN((x), "%s", "WARN_ON(" __stringify(x) ")")
109
110 #if IS_ENABLED(CONFIG_DRM_I915_DEBUG)
111
112 bool __i915_inject_load_failure(const char *func, int line);
113 #define i915_inject_load_failure() \
114         __i915_inject_load_failure(__func__, __LINE__)
115
116 bool i915_error_injected(void);
117
118 #else
119
120 #define i915_inject_load_failure() false
121 #define i915_error_injected() false
122
123 #endif
124
125 #define i915_load_error(i915, fmt, ...)                                  \
126         __i915_printk(i915, i915_error_injected() ? KERN_DEBUG : KERN_ERR, \
127                       fmt, ##__VA_ARGS__)
128
129 typedef struct {
130         uint32_t val;
131 } uint_fixed_16_16_t;
132
133 #define FP_16_16_MAX ({ \
134         uint_fixed_16_16_t fp; \
135         fp.val = UINT_MAX; \
136         fp; \
137 })
138
139 static inline bool is_fixed16_zero(uint_fixed_16_16_t val)
140 {
141         if (val.val == 0)
142                 return true;
143         return false;
144 }
145
146 static inline uint_fixed_16_16_t u32_to_fixed16(uint32_t val)
147 {
148         uint_fixed_16_16_t fp;
149
150         WARN_ON(val > U16_MAX);
151
152         fp.val = val << 16;
153         return fp;
154 }
155
156 static inline uint32_t fixed16_to_u32_round_up(uint_fixed_16_16_t fp)
157 {
158         return DIV_ROUND_UP(fp.val, 1 << 16);
159 }
160
161 static inline uint32_t fixed16_to_u32(uint_fixed_16_16_t fp)
162 {
163         return fp.val >> 16;
164 }
165
166 static inline uint_fixed_16_16_t min_fixed16(uint_fixed_16_16_t min1,
167                                                  uint_fixed_16_16_t min2)
168 {
169         uint_fixed_16_16_t min;
170
171         min.val = min(min1.val, min2.val);
172         return min;
173 }
174
175 static inline uint_fixed_16_16_t max_fixed16(uint_fixed_16_16_t max1,
176                                                  uint_fixed_16_16_t max2)
177 {
178         uint_fixed_16_16_t max;
179
180         max.val = max(max1.val, max2.val);
181         return max;
182 }
183
184 static inline uint_fixed_16_16_t clamp_u64_to_fixed16(uint64_t val)
185 {
186         uint_fixed_16_16_t fp;
187         WARN_ON(val > U32_MAX);
188         fp.val = (uint32_t) val;
189         return fp;
190 }
191
192 static inline uint32_t div_round_up_fixed16(uint_fixed_16_16_t val,
193                                             uint_fixed_16_16_t d)
194 {
195         return DIV_ROUND_UP(val.val, d.val);
196 }
197
198 static inline uint32_t mul_round_up_u32_fixed16(uint32_t val,
199                                                 uint_fixed_16_16_t mul)
200 {
201         uint64_t intermediate_val;
202
203         intermediate_val = (uint64_t) val * mul.val;
204         intermediate_val = DIV_ROUND_UP_ULL(intermediate_val, 1 << 16);
205         WARN_ON(intermediate_val > U32_MAX);
206         return (uint32_t) intermediate_val;
207 }
208
209 static inline uint_fixed_16_16_t mul_fixed16(uint_fixed_16_16_t val,
210                                              uint_fixed_16_16_t mul)
211 {
212         uint64_t intermediate_val;
213
214         intermediate_val = (uint64_t) val.val * mul.val;
215         intermediate_val = intermediate_val >> 16;
216         return clamp_u64_to_fixed16(intermediate_val);
217 }
218
219 static inline uint_fixed_16_16_t div_fixed16(uint32_t val, uint32_t d)
220 {
221         uint64_t interm_val;
222
223         interm_val = (uint64_t)val << 16;
224         interm_val = DIV_ROUND_UP_ULL(interm_val, d);
225         return clamp_u64_to_fixed16(interm_val);
226 }
227
228 static inline uint32_t div_round_up_u32_fixed16(uint32_t val,
229                                                 uint_fixed_16_16_t d)
230 {
231         uint64_t interm_val;
232
233         interm_val = (uint64_t)val << 16;
234         interm_val = DIV_ROUND_UP_ULL(interm_val, d.val);
235         WARN_ON(interm_val > U32_MAX);
236         return (uint32_t) interm_val;
237 }
238
239 static inline uint_fixed_16_16_t mul_u32_fixed16(uint32_t val,
240                                                      uint_fixed_16_16_t mul)
241 {
242         uint64_t intermediate_val;
243
244         intermediate_val = (uint64_t) val * mul.val;
245         return clamp_u64_to_fixed16(intermediate_val);
246 }
247
248 static inline uint_fixed_16_16_t add_fixed16(uint_fixed_16_16_t add1,
249                                              uint_fixed_16_16_t add2)
250 {
251         uint64_t interm_sum;
252
253         interm_sum = (uint64_t) add1.val + add2.val;
254         return clamp_u64_to_fixed16(interm_sum);
255 }
256
257 static inline uint_fixed_16_16_t add_fixed16_u32(uint_fixed_16_16_t add1,
258                                                  uint32_t add2)
259 {
260         uint64_t interm_sum;
261         uint_fixed_16_16_t interm_add2 = u32_to_fixed16(add2);
262
263         interm_sum = (uint64_t) add1.val + interm_add2.val;
264         return clamp_u64_to_fixed16(interm_sum);
265 }
266
267 enum hpd_pin {
268         HPD_NONE = 0,
269         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
270         HPD_CRT,
271         HPD_SDVO_B,
272         HPD_SDVO_C,
273         HPD_PORT_A,
274         HPD_PORT_B,
275         HPD_PORT_C,
276         HPD_PORT_D,
277         HPD_PORT_E,
278         HPD_PORT_F,
279         HPD_NUM_PINS
280 };
281
282 #define for_each_hpd_pin(__pin) \
283         for ((__pin) = (HPD_NONE + 1); (__pin) < HPD_NUM_PINS; (__pin)++)
284
285 #define HPD_STORM_DEFAULT_THRESHOLD 5
286
287 struct i915_hotplug {
288         struct work_struct hotplug_work;
289
290         struct {
291                 unsigned long last_jiffies;
292                 int count;
293                 enum {
294                         HPD_ENABLED = 0,
295                         HPD_DISABLED = 1,
296                         HPD_MARK_DISABLED = 2
297                 } state;
298         } stats[HPD_NUM_PINS];
299         u32 event_bits;
300         struct delayed_work reenable_work;
301
302         struct intel_digital_port *irq_port[I915_MAX_PORTS];
303         u32 long_port_mask;
304         u32 short_port_mask;
305         struct work_struct dig_port_work;
306
307         struct work_struct poll_init_work;
308         bool poll_enabled;
309
310         unsigned int hpd_storm_threshold;
311
312         /*
313          * if we get a HPD irq from DP and a HPD irq from non-DP
314          * the non-DP HPD could block the workqueue on a mode config
315          * mutex getting, that userspace may have taken. However
316          * userspace is waiting on the DP workqueue to run which is
317          * blocked behind the non-DP one.
318          */
319         struct workqueue_struct *dp_wq;
320 };
321
322 #define I915_GEM_GPU_DOMAINS \
323         (I915_GEM_DOMAIN_RENDER | \
324          I915_GEM_DOMAIN_SAMPLER | \
325          I915_GEM_DOMAIN_COMMAND | \
326          I915_GEM_DOMAIN_INSTRUCTION | \
327          I915_GEM_DOMAIN_VERTEX)
328
329 struct drm_i915_private;
330 struct i915_mm_struct;
331 struct i915_mmu_object;
332
333 struct drm_i915_file_private {
334         struct drm_i915_private *dev_priv;
335         struct drm_file *file;
336
337         struct {
338                 spinlock_t lock;
339                 struct list_head request_list;
340 /* 20ms is a fairly arbitrary limit (greater than the average frame time)
341  * chosen to prevent the CPU getting more than a frame ahead of the GPU
342  * (when using lax throttling for the frontbuffer). We also use it to
343  * offer free GPU waitboosts for severely congested workloads.
344  */
345 #define DRM_I915_THROTTLE_JIFFIES msecs_to_jiffies(20)
346         } mm;
347         struct idr context_idr;
348
349         struct intel_rps_client {
350                 atomic_t boosts;
351         } rps_client;
352
353         unsigned int bsd_engine;
354
355 /*
356  * Every context ban increments per client ban score. Also
357  * hangs in short succession increments ban score. If ban threshold
358  * is reached, client is considered banned and submitting more work
359  * will fail. This is a stop gap measure to limit the badly behaving
360  * clients access to gpu. Note that unbannable contexts never increment
361  * the client ban score.
362  */
363 #define I915_CLIENT_SCORE_HANG_FAST     1
364 #define   I915_CLIENT_FAST_HANG_JIFFIES (60 * HZ)
365 #define I915_CLIENT_SCORE_CONTEXT_BAN   3
366 #define I915_CLIENT_SCORE_BANNED        9
367         /** ban_score: Accumulated score of all ctx bans and fast hangs. */
368         atomic_t ban_score;
369         unsigned long hang_timestamp;
370 };
371
372 /* Interface history:
373  *
374  * 1.1: Original.
375  * 1.2: Add Power Management
376  * 1.3: Add vblank support
377  * 1.4: Fix cmdbuffer path, add heap destroy
378  * 1.5: Add vblank pipe configuration
379  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
380  *      - Support vertical blank on secondary display pipe
381  */
382 #define DRIVER_MAJOR            1
383 #define DRIVER_MINOR            6
384 #define DRIVER_PATCHLEVEL       0
385
386 struct intel_overlay;
387 struct intel_overlay_error_state;
388
389 struct sdvo_device_mapping {
390         u8 initialized;
391         u8 dvo_port;
392         u8 slave_addr;
393         u8 dvo_wiring;
394         u8 i2c_pin;
395         u8 ddc_pin;
396 };
397
398 struct intel_connector;
399 struct intel_encoder;
400 struct intel_atomic_state;
401 struct intel_crtc_state;
402 struct intel_initial_plane_config;
403 struct intel_crtc;
404 struct intel_limit;
405 struct dpll;
406 struct intel_cdclk_state;
407
408 struct drm_i915_display_funcs {
409         void (*get_cdclk)(struct drm_i915_private *dev_priv,
410                           struct intel_cdclk_state *cdclk_state);
411         void (*set_cdclk)(struct drm_i915_private *dev_priv,
412                           const struct intel_cdclk_state *cdclk_state);
413         int (*get_fifo_size)(struct drm_i915_private *dev_priv,
414                              enum i9xx_plane_id i9xx_plane);
415         int (*compute_pipe_wm)(struct intel_crtc_state *cstate);
416         int (*compute_intermediate_wm)(struct drm_device *dev,
417                                        struct intel_crtc *intel_crtc,
418                                        struct intel_crtc_state *newstate);
419         void (*initial_watermarks)(struct intel_atomic_state *state,
420                                    struct intel_crtc_state *cstate);
421         void (*atomic_update_watermarks)(struct intel_atomic_state *state,
422                                          struct intel_crtc_state *cstate);
423         void (*optimize_watermarks)(struct intel_atomic_state *state,
424                                     struct intel_crtc_state *cstate);
425         int (*compute_global_watermarks)(struct drm_atomic_state *state);
426         void (*update_wm)(struct intel_crtc *crtc);
427         int (*modeset_calc_cdclk)(struct drm_atomic_state *state);
428         /* Returns the active state of the crtc, and if the crtc is active,
429          * fills out the pipe-config with the hw state. */
430         bool (*get_pipe_config)(struct intel_crtc *,
431                                 struct intel_crtc_state *);
432         void (*get_initial_plane_config)(struct intel_crtc *,
433                                          struct intel_initial_plane_config *);
434         int (*crtc_compute_clock)(struct intel_crtc *crtc,
435                                   struct intel_crtc_state *crtc_state);
436         void (*crtc_enable)(struct intel_crtc_state *pipe_config,
437                             struct drm_atomic_state *old_state);
438         void (*crtc_disable)(struct intel_crtc_state *old_crtc_state,
439                              struct drm_atomic_state *old_state);
440         void (*update_crtcs)(struct drm_atomic_state *state);
441         void (*audio_codec_enable)(struct intel_encoder *encoder,
442                                    const struct intel_crtc_state *crtc_state,
443                                    const struct drm_connector_state *conn_state);
444         void (*audio_codec_disable)(struct intel_encoder *encoder,
445                                     const struct intel_crtc_state *old_crtc_state,
446                                     const struct drm_connector_state *old_conn_state);
447         void (*fdi_link_train)(struct intel_crtc *crtc,
448                                const struct intel_crtc_state *crtc_state);
449         void (*init_clock_gating)(struct drm_i915_private *dev_priv);
450         void (*hpd_irq_setup)(struct drm_i915_private *dev_priv);
451         /* clock updates for mode set */
452         /* cursor updates */
453         /* render clock increase/decrease */
454         /* display clock increase/decrease */
455         /* pll clock increase/decrease */
456
457         void (*load_csc_matrix)(struct drm_crtc_state *crtc_state);
458         void (*load_luts)(struct drm_crtc_state *crtc_state);
459 };
460
461 #define CSR_VERSION(major, minor)       ((major) << 16 | (minor))
462 #define CSR_VERSION_MAJOR(version)      ((version) >> 16)
463 #define CSR_VERSION_MINOR(version)      ((version) & 0xffff)
464
465 struct intel_csr {
466         struct work_struct work;
467         const char *fw_path;
468         uint32_t *dmc_payload;
469         uint32_t dmc_fw_size;
470         uint32_t version;
471         uint32_t mmio_count;
472         i915_reg_t mmioaddr[8];
473         uint32_t mmiodata[8];
474         uint32_t dc_state;
475         uint32_t allowed_dc_mask;
476 };
477
478 enum i915_cache_level {
479         I915_CACHE_NONE = 0,
480         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
481         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
482                               caches, eg sampler/render caches, and the
483                               large Last-Level-Cache. LLC is coherent with
484                               the CPU, but L3 is only visible to the GPU. */
485         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
486 };
487
488 #define I915_COLOR_UNEVICTABLE (-1) /* a non-vma sharing the address space */
489
490 enum fb_op_origin {
491         ORIGIN_GTT,
492         ORIGIN_CPU,
493         ORIGIN_CS,
494         ORIGIN_FLIP,
495         ORIGIN_DIRTYFB,
496 };
497
498 struct intel_fbc {
499         /* This is always the inner lock when overlapping with struct_mutex and
500          * it's the outer lock when overlapping with stolen_lock. */
501         struct mutex lock;
502         unsigned threshold;
503         unsigned int possible_framebuffer_bits;
504         unsigned int busy_bits;
505         unsigned int visible_pipes_mask;
506         struct intel_crtc *crtc;
507
508         struct drm_mm_node compressed_fb;
509         struct drm_mm_node *compressed_llb;
510
511         bool false_color;
512
513         bool enabled;
514         bool active;
515         bool flip_pending;
516
517         bool underrun_detected;
518         struct work_struct underrun_work;
519
520         /*
521          * Due to the atomic rules we can't access some structures without the
522          * appropriate locking, so we cache information here in order to avoid
523          * these problems.
524          */
525         struct intel_fbc_state_cache {
526                 struct i915_vma *vma;
527                 unsigned long flags;
528
529                 struct {
530                         unsigned int mode_flags;
531                         uint32_t hsw_bdw_pixel_rate;
532                 } crtc;
533
534                 struct {
535                         unsigned int rotation;
536                         int src_w;
537                         int src_h;
538                         bool visible;
539                         /*
540                          * Display surface base address adjustement for
541                          * pageflips. Note that on gen4+ this only adjusts up
542                          * to a tile, offsets within a tile are handled in
543                          * the hw itself (with the TILEOFF register).
544                          */
545                         int adjusted_x;
546                         int adjusted_y;
547
548                         int y;
549                 } plane;
550
551                 struct {
552                         const struct drm_format_info *format;
553                         unsigned int stride;
554                 } fb;
555         } state_cache;
556
557         /*
558          * This structure contains everything that's relevant to program the
559          * hardware registers. When we want to figure out if we need to disable
560          * and re-enable FBC for a new configuration we just check if there's
561          * something different in the struct. The genx_fbc_activate functions
562          * are supposed to read from it in order to program the registers.
563          */
564         struct intel_fbc_reg_params {
565                 struct i915_vma *vma;
566                 unsigned long flags;
567
568                 struct {
569                         enum pipe pipe;
570                         enum i9xx_plane_id i9xx_plane;
571                         unsigned int fence_y_offset;
572                 } crtc;
573
574                 struct {
575                         const struct drm_format_info *format;
576                         unsigned int stride;
577                 } fb;
578
579                 int cfb_size;
580                 unsigned int gen9_wa_cfb_stride;
581         } params;
582
583         const char *no_fbc_reason;
584 };
585
586 /*
587  * HIGH_RR is the highest eDP panel refresh rate read from EDID
588  * LOW_RR is the lowest eDP panel refresh rate found from EDID
589  * parsing for same resolution.
590  */
591 enum drrs_refresh_rate_type {
592         DRRS_HIGH_RR,
593         DRRS_LOW_RR,
594         DRRS_MAX_RR, /* RR count */
595 };
596
597 enum drrs_support_type {
598         DRRS_NOT_SUPPORTED = 0,
599         STATIC_DRRS_SUPPORT = 1,
600         SEAMLESS_DRRS_SUPPORT = 2
601 };
602
603 struct intel_dp;
604 struct i915_drrs {
605         struct mutex mutex;
606         struct delayed_work work;
607         struct intel_dp *dp;
608         unsigned busy_frontbuffer_bits;
609         enum drrs_refresh_rate_type refresh_rate_type;
610         enum drrs_support_type type;
611 };
612
613 struct i915_psr {
614         struct mutex lock;
615         bool sink_support;
616         struct intel_dp *enabled;
617         bool active;
618         struct work_struct work;
619         unsigned busy_frontbuffer_bits;
620         bool sink_psr2_support;
621         bool link_standby;
622         bool colorimetry_support;
623         bool alpm;
624         bool psr2_enabled;
625         u8 sink_sync_latency;
626         bool debug;
627         ktime_t last_entry_attempt;
628         ktime_t last_exit;
629 };
630
631 enum intel_pch {
632         PCH_NONE = 0,   /* No PCH present */
633         PCH_IBX,        /* Ibexpeak PCH */
634         PCH_CPT,        /* Cougarpoint/Pantherpoint PCH */
635         PCH_LPT,        /* Lynxpoint/Wildcatpoint PCH */
636         PCH_SPT,        /* Sunrisepoint PCH */
637         PCH_KBP,        /* Kaby Lake PCH */
638         PCH_CNP,        /* Cannon Lake PCH */
639         PCH_ICP,        /* Ice Lake PCH */
640         PCH_NOP,        /* PCH without south display */
641 };
642
643 enum intel_sbi_destination {
644         SBI_ICLK,
645         SBI_MPHY,
646 };
647
648 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
649 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
650 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
651 #define QUIRK_PIN_SWIZZLED_PAGES (1<<5)
652 #define QUIRK_INCREASE_T12_DELAY (1<<6)
653
654 struct intel_fbdev;
655 struct intel_fbc_work;
656
657 struct intel_gmbus {
658         struct i2c_adapter adapter;
659 #define GMBUS_FORCE_BIT_RETRY (1U << 31)
660         u32 force_bit;
661         u32 reg0;
662         i915_reg_t gpio_reg;
663         struct i2c_algo_bit_data bit_algo;
664         struct drm_i915_private *dev_priv;
665 };
666
667 struct i915_suspend_saved_registers {
668         u32 saveDSPARB;
669         u32 saveFBC_CONTROL;
670         u32 saveCACHE_MODE_0;
671         u32 saveMI_ARB_STATE;
672         u32 saveSWF0[16];
673         u32 saveSWF1[16];
674         u32 saveSWF3[3];
675         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
676         u32 savePCH_PORT_HOTPLUG;
677         u16 saveGCDGMBUS;
678 };
679
680 struct vlv_s0ix_state {
681         /* GAM */
682         u32 wr_watermark;
683         u32 gfx_prio_ctrl;
684         u32 arb_mode;
685         u32 gfx_pend_tlb0;
686         u32 gfx_pend_tlb1;
687         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
688         u32 media_max_req_count;
689         u32 gfx_max_req_count;
690         u32 render_hwsp;
691         u32 ecochk;
692         u32 bsd_hwsp;
693         u32 blt_hwsp;
694         u32 tlb_rd_addr;
695
696         /* MBC */
697         u32 g3dctl;
698         u32 gsckgctl;
699         u32 mbctl;
700
701         /* GCP */
702         u32 ucgctl1;
703         u32 ucgctl3;
704         u32 rcgctl1;
705         u32 rcgctl2;
706         u32 rstctl;
707         u32 misccpctl;
708
709         /* GPM */
710         u32 gfxpause;
711         u32 rpdeuhwtc;
712         u32 rpdeuc;
713         u32 ecobus;
714         u32 pwrdwnupctl;
715         u32 rp_down_timeout;
716         u32 rp_deucsw;
717         u32 rcubmabdtmr;
718         u32 rcedata;
719         u32 spare2gh;
720
721         /* Display 1 CZ domain */
722         u32 gt_imr;
723         u32 gt_ier;
724         u32 pm_imr;
725         u32 pm_ier;
726         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
727
728         /* GT SA CZ domain */
729         u32 tilectl;
730         u32 gt_fifoctl;
731         u32 gtlc_wake_ctrl;
732         u32 gtlc_survive;
733         u32 pmwgicz;
734
735         /* Display 2 CZ domain */
736         u32 gu_ctl0;
737         u32 gu_ctl1;
738         u32 pcbr;
739         u32 clock_gate_dis2;
740 };
741
742 struct intel_rps_ei {
743         ktime_t ktime;
744         u32 render_c0;
745         u32 media_c0;
746 };
747
748 struct intel_rps {
749         /*
750          * work, interrupts_enabled and pm_iir are protected by
751          * dev_priv->irq_lock
752          */
753         struct work_struct work;
754         bool interrupts_enabled;
755         u32 pm_iir;
756
757         /* PM interrupt bits that should never be masked */
758         u32 pm_intrmsk_mbz;
759
760         /* Frequencies are stored in potentially platform dependent multiples.
761          * In other words, *_freq needs to be multiplied by X to be interesting.
762          * Soft limits are those which are used for the dynamic reclocking done
763          * by the driver (raise frequencies under heavy loads, and lower for
764          * lighter loads). Hard limits are those imposed by the hardware.
765          *
766          * A distinction is made for overclocking, which is never enabled by
767          * default, and is considered to be above the hard limit if it's
768          * possible at all.
769          */
770         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
771         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
772         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
773         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
774         u8 min_freq;            /* AKA RPn. Minimum frequency */
775         u8 boost_freq;          /* Frequency to request when wait boosting */
776         u8 idle_freq;           /* Frequency to request when we are idle */
777         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
778         u8 rp1_freq;            /* "less than" RP0 power/freqency */
779         u8 rp0_freq;            /* Non-overclocked max frequency. */
780         u16 gpll_ref_freq;      /* vlv/chv GPLL reference frequency */
781
782         u8 up_threshold; /* Current %busy required to uplock */
783         u8 down_threshold; /* Current %busy required to downclock */
784
785         int last_adj;
786         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
787
788         bool enabled;
789         atomic_t num_waiters;
790         atomic_t boosts;
791
792         /* manual wa residency calculations */
793         struct intel_rps_ei ei;
794 };
795
796 struct intel_rc6 {
797         bool enabled;
798         u64 prev_hw_residency[4];
799         u64 cur_residency[4];
800 };
801
802 struct intel_llc_pstate {
803         bool enabled;
804 };
805
806 struct intel_gen6_power_mgmt {
807         struct intel_rps rps;
808         struct intel_rc6 rc6;
809         struct intel_llc_pstate llc_pstate;
810 };
811
812 /* defined intel_pm.c */
813 extern spinlock_t mchdev_lock;
814
815 struct intel_ilk_power_mgmt {
816         u8 cur_delay;
817         u8 min_delay;
818         u8 max_delay;
819         u8 fmax;
820         u8 fstart;
821
822         u64 last_count1;
823         unsigned long last_time1;
824         unsigned long chipset_power;
825         u64 last_count2;
826         u64 last_time2;
827         unsigned long gfx_power;
828         u8 corr;
829
830         int c_m;
831         int r_t;
832 };
833
834 struct drm_i915_private;
835 struct i915_power_well;
836
837 struct i915_power_well_ops {
838         /*
839          * Synchronize the well's hw state to match the current sw state, for
840          * example enable/disable it based on the current refcount. Called
841          * during driver init and resume time, possibly after first calling
842          * the enable/disable handlers.
843          */
844         void (*sync_hw)(struct drm_i915_private *dev_priv,
845                         struct i915_power_well *power_well);
846         /*
847          * Enable the well and resources that depend on it (for example
848          * interrupts located on the well). Called after the 0->1 refcount
849          * transition.
850          */
851         void (*enable)(struct drm_i915_private *dev_priv,
852                        struct i915_power_well *power_well);
853         /*
854          * Disable the well and resources that depend on it. Called after
855          * the 1->0 refcount transition.
856          */
857         void (*disable)(struct drm_i915_private *dev_priv,
858                         struct i915_power_well *power_well);
859         /* Returns the hw enabled state. */
860         bool (*is_enabled)(struct drm_i915_private *dev_priv,
861                            struct i915_power_well *power_well);
862 };
863
864 /* Power well structure for haswell */
865 struct i915_power_well {
866         const char *name;
867         bool always_on;
868         /* power well enable/disable usage count */
869         int count;
870         /* cached hw enabled state */
871         bool hw_enabled;
872         u64 domains;
873         /* unique identifier for this power well */
874         enum i915_power_well_id id;
875         /*
876          * Arbitraty data associated with this power well. Platform and power
877          * well specific.
878          */
879         union {
880                 struct {
881                         enum dpio_phy phy;
882                 } bxt;
883                 struct {
884                         /* Mask of pipes whose IRQ logic is backed by the pw */
885                         u8 irq_pipe_mask;
886                         /* The pw is backing the VGA functionality */
887                         bool has_vga:1;
888                         bool has_fuses:1;
889                 } hsw;
890         };
891         const struct i915_power_well_ops *ops;
892 };
893
894 struct i915_power_domains {
895         /*
896          * Power wells needed for initialization at driver init and suspend
897          * time are on. They are kept on until after the first modeset.
898          */
899         bool init_power_on;
900         bool initializing;
901         int power_well_count;
902
903         struct mutex lock;
904         int domain_use_count[POWER_DOMAIN_NUM];
905         struct i915_power_well *power_wells;
906 };
907
908 #define MAX_L3_SLICES 2
909 struct intel_l3_parity {
910         u32 *remap_info[MAX_L3_SLICES];
911         struct work_struct error_work;
912         int which_slice;
913 };
914
915 struct i915_gem_mm {
916         /** Memory allocator for GTT stolen memory */
917         struct drm_mm stolen;
918         /** Protects the usage of the GTT stolen memory allocator. This is
919          * always the inner lock when overlapping with struct_mutex. */
920         struct mutex stolen_lock;
921
922         /* Protects bound_list/unbound_list and #drm_i915_gem_object.mm.link */
923         spinlock_t obj_lock;
924
925         /** List of all objects in gtt_space. Used to restore gtt
926          * mappings on resume */
927         struct list_head bound_list;
928         /**
929          * List of objects which are not bound to the GTT (thus
930          * are idle and not used by the GPU). These objects may or may
931          * not actually have any pages attached.
932          */
933         struct list_head unbound_list;
934
935         /** List of all objects in gtt_space, currently mmaped by userspace.
936          * All objects within this list must also be on bound_list.
937          */
938         struct list_head userfault_list;
939
940         /**
941          * List of objects which are pending destruction.
942          */
943         struct llist_head free_list;
944         struct work_struct free_work;
945         spinlock_t free_lock;
946         /**
947          * Count of objects pending destructions. Used to skip needlessly
948          * waiting on an RCU barrier if no objects are waiting to be freed.
949          */
950         atomic_t free_count;
951
952         /**
953          * Small stash of WC pages
954          */
955         struct pagestash wc_stash;
956
957         /**
958          * tmpfs instance used for shmem backed objects
959          */
960         struct vfsmount *gemfs;
961
962         /** PPGTT used for aliasing the PPGTT with the GTT */
963         struct i915_hw_ppgtt *aliasing_ppgtt;
964
965         struct notifier_block oom_notifier;
966         struct notifier_block vmap_notifier;
967         struct shrinker shrinker;
968
969         /** LRU list of objects with fence regs on them. */
970         struct list_head fence_list;
971
972         /**
973          * Workqueue to fault in userptr pages, flushed by the execbuf
974          * when required but otherwise left to userspace to try again
975          * on EAGAIN.
976          */
977         struct workqueue_struct *userptr_wq;
978
979         u64 unordered_timeline;
980
981         /* the indicator for dispatch video commands on two BSD rings */
982         atomic_t bsd_engine_dispatch_index;
983
984         /** Bit 6 swizzling required for X tiling */
985         uint32_t bit_6_swizzle_x;
986         /** Bit 6 swizzling required for Y tiling */
987         uint32_t bit_6_swizzle_y;
988
989         /* accounting, useful for userland debugging */
990         spinlock_t object_stat_lock;
991         u64 object_memory;
992         u32 object_count;
993 };
994
995 #define I915_IDLE_ENGINES_TIMEOUT (200) /* in ms */
996
997 #define I915_RESET_TIMEOUT (10 * HZ) /* 10s */
998 #define I915_FENCE_TIMEOUT (10 * HZ) /* 10s */
999
1000 #define I915_ENGINE_DEAD_TIMEOUT  (4 * HZ)  /* Seqno, head and subunits dead */
1001 #define I915_SEQNO_DEAD_TIMEOUT   (12 * HZ) /* Seqno dead with active head */
1002
1003 #define I915_ENGINE_WEDGED_TIMEOUT  (60 * HZ)  /* Reset but no recovery? */
1004
1005 enum modeset_restore {
1006         MODESET_ON_LID_OPEN,
1007         MODESET_DONE,
1008         MODESET_SUSPENDED,
1009 };
1010
1011 #define DP_AUX_A 0x40
1012 #define DP_AUX_B 0x10
1013 #define DP_AUX_C 0x20
1014 #define DP_AUX_D 0x30
1015 #define DP_AUX_E 0x50
1016 #define DP_AUX_F 0x60
1017
1018 #define DDC_PIN_B  0x05
1019 #define DDC_PIN_C  0x04
1020 #define DDC_PIN_D  0x06
1021
1022 struct ddi_vbt_port_info {
1023         int max_tmds_clock;
1024
1025         /*
1026          * This is an index in the HDMI/DVI DDI buffer translation table.
1027          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1028          * populate this field.
1029          */
1030 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1031         uint8_t hdmi_level_shift;
1032
1033         uint8_t supports_dvi:1;
1034         uint8_t supports_hdmi:1;
1035         uint8_t supports_dp:1;
1036         uint8_t supports_edp:1;
1037
1038         uint8_t alternate_aux_channel;
1039         uint8_t alternate_ddc_pin;
1040
1041         uint8_t dp_boost_level;
1042         uint8_t hdmi_boost_level;
1043         int dp_max_link_rate;           /* 0 for not limited by VBT */
1044 };
1045
1046 enum psr_lines_to_wait {
1047         PSR_0_LINES_TO_WAIT = 0,
1048         PSR_1_LINE_TO_WAIT,
1049         PSR_4_LINES_TO_WAIT,
1050         PSR_8_LINES_TO_WAIT
1051 };
1052
1053 struct intel_vbt_data {
1054         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1055         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1056
1057         /* Feature bits */
1058         unsigned int int_tv_support:1;
1059         unsigned int lvds_dither:1;
1060         unsigned int int_crt_support:1;
1061         unsigned int lvds_use_ssc:1;
1062         unsigned int int_lvds_support:1;
1063         unsigned int display_clock_mode:1;
1064         unsigned int fdi_rx_polarity_inverted:1;
1065         unsigned int panel_type:4;
1066         int lvds_ssc_freq;
1067         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1068
1069         enum drrs_support_type drrs_type;
1070
1071         struct {
1072                 int rate;
1073                 int lanes;
1074                 int preemphasis;
1075                 int vswing;
1076                 bool low_vswing;
1077                 bool initialized;
1078                 int bpp;
1079                 struct edp_power_seq pps;
1080         } edp;
1081
1082         struct {
1083                 bool enable;
1084                 bool full_link;
1085                 bool require_aux_wakeup;
1086                 int idle_frames;
1087                 enum psr_lines_to_wait lines_to_wait;
1088                 int tp1_wakeup_time_us;
1089                 int tp2_tp3_wakeup_time_us;
1090         } psr;
1091
1092         struct {
1093                 u16 pwm_freq_hz;
1094                 bool present;
1095                 bool active_low_pwm;
1096                 u8 min_brightness;      /* min_brightness/255 of max */
1097                 u8 controller;          /* brightness controller number */
1098                 enum intel_backlight_type type;
1099         } backlight;
1100
1101         /* MIPI DSI */
1102         struct {
1103                 u16 panel_id;
1104                 struct mipi_config *config;
1105                 struct mipi_pps_data *pps;
1106                 u16 bl_ports;
1107                 u16 cabc_ports;
1108                 u8 seq_version;
1109                 u32 size;
1110                 u8 *data;
1111                 const u8 *sequence[MIPI_SEQ_MAX];
1112                 u8 *deassert_seq; /* Used by fixup_mipi_sequences() */
1113         } dsi;
1114
1115         int crt_ddc_pin;
1116
1117         int child_dev_num;
1118         struct child_device_config *child_dev;
1119
1120         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1121         struct sdvo_device_mapping sdvo_mappings[2];
1122 };
1123
1124 enum intel_ddb_partitioning {
1125         INTEL_DDB_PART_1_2,
1126         INTEL_DDB_PART_5_6, /* IVB+ */
1127 };
1128
1129 struct intel_wm_level {
1130         bool enable;
1131         uint32_t pri_val;
1132         uint32_t spr_val;
1133         uint32_t cur_val;
1134         uint32_t fbc_val;
1135 };
1136
1137 struct ilk_wm_values {
1138         uint32_t wm_pipe[3];
1139         uint32_t wm_lp[3];
1140         uint32_t wm_lp_spr[3];
1141         uint32_t wm_linetime[3];
1142         bool enable_fbc_wm;
1143         enum intel_ddb_partitioning partitioning;
1144 };
1145
1146 struct g4x_pipe_wm {
1147         uint16_t plane[I915_MAX_PLANES];
1148         uint16_t fbc;
1149 };
1150
1151 struct g4x_sr_wm {
1152         uint16_t plane;
1153         uint16_t cursor;
1154         uint16_t fbc;
1155 };
1156
1157 struct vlv_wm_ddl_values {
1158         uint8_t plane[I915_MAX_PLANES];
1159 };
1160
1161 struct vlv_wm_values {
1162         struct g4x_pipe_wm pipe[3];
1163         struct g4x_sr_wm sr;
1164         struct vlv_wm_ddl_values ddl[3];
1165         uint8_t level;
1166         bool cxsr;
1167 };
1168
1169 struct g4x_wm_values {
1170         struct g4x_pipe_wm pipe[2];
1171         struct g4x_sr_wm sr;
1172         struct g4x_sr_wm hpll;
1173         bool cxsr;
1174         bool hpll_en;
1175         bool fbc_en;
1176 };
1177
1178 struct skl_ddb_entry {
1179         uint16_t start, end;    /* in number of blocks, 'end' is exclusive */
1180 };
1181
1182 static inline uint16_t skl_ddb_entry_size(const struct skl_ddb_entry *entry)
1183 {
1184         return entry->end - entry->start;
1185 }
1186
1187 static inline bool skl_ddb_entry_equal(const struct skl_ddb_entry *e1,
1188                                        const struct skl_ddb_entry *e2)
1189 {
1190         if (e1->start == e2->start && e1->end == e2->end)
1191                 return true;
1192
1193         return false;
1194 }
1195
1196 struct skl_ddb_allocation {
1197         /* packed/y */
1198         struct skl_ddb_entry plane[I915_MAX_PIPES][I915_MAX_PLANES];
1199         struct skl_ddb_entry uv_plane[I915_MAX_PIPES][I915_MAX_PLANES];
1200         u8 enabled_slices; /* GEN11 has configurable 2 slices */
1201 };
1202
1203 struct skl_ddb_values {
1204         unsigned dirty_pipes;
1205         struct skl_ddb_allocation ddb;
1206 };
1207
1208 struct skl_wm_level {
1209         bool plane_en;
1210         uint16_t plane_res_b;
1211         uint8_t plane_res_l;
1212 };
1213
1214 /* Stores plane specific WM parameters */
1215 struct skl_wm_params {
1216         bool x_tiled, y_tiled;
1217         bool rc_surface;
1218         bool is_planar;
1219         uint32_t width;
1220         uint8_t cpp;
1221         uint32_t plane_pixel_rate;
1222         uint32_t y_min_scanlines;
1223         uint32_t plane_bytes_per_line;
1224         uint_fixed_16_16_t plane_blocks_per_line;
1225         uint_fixed_16_16_t y_tile_minimum;
1226         uint32_t linetime_us;
1227         uint32_t dbuf_block_size;
1228 };
1229
1230 /*
1231  * This struct helps tracking the state needed for runtime PM, which puts the
1232  * device in PCI D3 state. Notice that when this happens, nothing on the
1233  * graphics device works, even register access, so we don't get interrupts nor
1234  * anything else.
1235  *
1236  * Every piece of our code that needs to actually touch the hardware needs to
1237  * either call intel_runtime_pm_get or call intel_display_power_get with the
1238  * appropriate power domain.
1239  *
1240  * Our driver uses the autosuspend delay feature, which means we'll only really
1241  * suspend if we stay with zero refcount for a certain amount of time. The
1242  * default value is currently very conservative (see intel_runtime_pm_enable), but
1243  * it can be changed with the standard runtime PM files from sysfs.
1244  *
1245  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1246  * goes back to false exactly before we reenable the IRQs. We use this variable
1247  * to check if someone is trying to enable/disable IRQs while they're supposed
1248  * to be disabled. This shouldn't happen and we'll print some error messages in
1249  * case it happens.
1250  *
1251  * For more, read the Documentation/power/runtime_pm.txt.
1252  */
1253 struct i915_runtime_pm {
1254         atomic_t wakeref_count;
1255         bool suspended;
1256         bool irqs_enabled;
1257 };
1258
1259 enum intel_pipe_crc_source {
1260         INTEL_PIPE_CRC_SOURCE_NONE,
1261         INTEL_PIPE_CRC_SOURCE_PLANE1,
1262         INTEL_PIPE_CRC_SOURCE_PLANE2,
1263         INTEL_PIPE_CRC_SOURCE_PF,
1264         INTEL_PIPE_CRC_SOURCE_PIPE,
1265         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1266         INTEL_PIPE_CRC_SOURCE_TV,
1267         INTEL_PIPE_CRC_SOURCE_DP_B,
1268         INTEL_PIPE_CRC_SOURCE_DP_C,
1269         INTEL_PIPE_CRC_SOURCE_DP_D,
1270         INTEL_PIPE_CRC_SOURCE_AUTO,
1271         INTEL_PIPE_CRC_SOURCE_MAX,
1272 };
1273
1274 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1275 struct intel_pipe_crc {
1276         spinlock_t lock;
1277         int skipped;
1278         enum intel_pipe_crc_source source;
1279 };
1280
1281 struct i915_frontbuffer_tracking {
1282         spinlock_t lock;
1283
1284         /*
1285          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1286          * scheduled flips.
1287          */
1288         unsigned busy_bits;
1289         unsigned flip_bits;
1290 };
1291
1292 struct i915_wa_reg {
1293         u32 addr;
1294         u32 value;
1295         /* bitmask representing WA bits */
1296         u32 mask;
1297 };
1298
1299 #define I915_MAX_WA_REGS 16
1300
1301 struct i915_workarounds {
1302         struct i915_wa_reg reg[I915_MAX_WA_REGS];
1303         u32 count;
1304 };
1305
1306 struct i915_virtual_gpu {
1307         bool active;
1308         u32 caps;
1309 };
1310
1311 /* used in computing the new watermarks state */
1312 struct intel_wm_config {
1313         unsigned int num_pipes_active;
1314         bool sprites_enabled;
1315         bool sprites_scaled;
1316 };
1317
1318 struct i915_oa_format {
1319         u32 format;
1320         int size;
1321 };
1322
1323 struct i915_oa_reg {
1324         i915_reg_t addr;
1325         u32 value;
1326 };
1327
1328 struct i915_oa_config {
1329         char uuid[UUID_STRING_LEN + 1];
1330         int id;
1331
1332         const struct i915_oa_reg *mux_regs;
1333         u32 mux_regs_len;
1334         const struct i915_oa_reg *b_counter_regs;
1335         u32 b_counter_regs_len;
1336         const struct i915_oa_reg *flex_regs;
1337         u32 flex_regs_len;
1338
1339         struct attribute_group sysfs_metric;
1340         struct attribute *attrs[2];
1341         struct device_attribute sysfs_metric_id;
1342
1343         atomic_t ref_count;
1344 };
1345
1346 struct i915_perf_stream;
1347
1348 /**
1349  * struct i915_perf_stream_ops - the OPs to support a specific stream type
1350  */
1351 struct i915_perf_stream_ops {
1352         /**
1353          * @enable: Enables the collection of HW samples, either in response to
1354          * `I915_PERF_IOCTL_ENABLE` or implicitly called when stream is opened
1355          * without `I915_PERF_FLAG_DISABLED`.
1356          */
1357         void (*enable)(struct i915_perf_stream *stream);
1358
1359         /**
1360          * @disable: Disables the collection of HW samples, either in response
1361          * to `I915_PERF_IOCTL_DISABLE` or implicitly called before destroying
1362          * the stream.
1363          */
1364         void (*disable)(struct i915_perf_stream *stream);
1365
1366         /**
1367          * @poll_wait: Call poll_wait, passing a wait queue that will be woken
1368          * once there is something ready to read() for the stream
1369          */
1370         void (*poll_wait)(struct i915_perf_stream *stream,
1371                           struct file *file,
1372                           poll_table *wait);
1373
1374         /**
1375          * @wait_unlocked: For handling a blocking read, wait until there is
1376          * something to ready to read() for the stream. E.g. wait on the same
1377          * wait queue that would be passed to poll_wait().
1378          */
1379         int (*wait_unlocked)(struct i915_perf_stream *stream);
1380
1381         /**
1382          * @read: Copy buffered metrics as records to userspace
1383          * **buf**: the userspace, destination buffer
1384          * **count**: the number of bytes to copy, requested by userspace
1385          * **offset**: zero at the start of the read, updated as the read
1386          * proceeds, it represents how many bytes have been copied so far and
1387          * the buffer offset for copying the next record.
1388          *
1389          * Copy as many buffered i915 perf samples and records for this stream
1390          * to userspace as will fit in the given buffer.
1391          *
1392          * Only write complete records; returning -%ENOSPC if there isn't room
1393          * for a complete record.
1394          *
1395          * Return any error condition that results in a short read such as
1396          * -%ENOSPC or -%EFAULT, even though these may be squashed before
1397          * returning to userspace.
1398          */
1399         int (*read)(struct i915_perf_stream *stream,
1400                     char __user *buf,
1401                     size_t count,
1402                     size_t *offset);
1403
1404         /**
1405          * @destroy: Cleanup any stream specific resources.
1406          *
1407          * The stream will always be disabled before this is called.
1408          */
1409         void (*destroy)(struct i915_perf_stream *stream);
1410 };
1411
1412 /**
1413  * struct i915_perf_stream - state for a single open stream FD
1414  */
1415 struct i915_perf_stream {
1416         /**
1417          * @dev_priv: i915 drm device
1418          */
1419         struct drm_i915_private *dev_priv;
1420
1421         /**
1422          * @link: Links the stream into ``&drm_i915_private->streams``
1423          */
1424         struct list_head link;
1425
1426         /**
1427          * @sample_flags: Flags representing the `DRM_I915_PERF_PROP_SAMPLE_*`
1428          * properties given when opening a stream, representing the contents
1429          * of a single sample as read() by userspace.
1430          */
1431         u32 sample_flags;
1432
1433         /**
1434          * @sample_size: Considering the configured contents of a sample
1435          * combined with the required header size, this is the total size
1436          * of a single sample record.
1437          */
1438         int sample_size;
1439
1440         /**
1441          * @ctx: %NULL if measuring system-wide across all contexts or a
1442          * specific context that is being monitored.
1443          */
1444         struct i915_gem_context *ctx;
1445
1446         /**
1447          * @enabled: Whether the stream is currently enabled, considering
1448          * whether the stream was opened in a disabled state and based
1449          * on `I915_PERF_IOCTL_ENABLE` and `I915_PERF_IOCTL_DISABLE` calls.
1450          */
1451         bool enabled;
1452
1453         /**
1454          * @ops: The callbacks providing the implementation of this specific
1455          * type of configured stream.
1456          */
1457         const struct i915_perf_stream_ops *ops;
1458
1459         /**
1460          * @oa_config: The OA configuration used by the stream.
1461          */
1462         struct i915_oa_config *oa_config;
1463 };
1464
1465 /**
1466  * struct i915_oa_ops - Gen specific implementation of an OA unit stream
1467  */
1468 struct i915_oa_ops {
1469         /**
1470          * @is_valid_b_counter_reg: Validates register's address for
1471          * programming boolean counters for a particular platform.
1472          */
1473         bool (*is_valid_b_counter_reg)(struct drm_i915_private *dev_priv,
1474                                        u32 addr);
1475
1476         /**
1477          * @is_valid_mux_reg: Validates register's address for programming mux
1478          * for a particular platform.
1479          */
1480         bool (*is_valid_mux_reg)(struct drm_i915_private *dev_priv, u32 addr);
1481
1482         /**
1483          * @is_valid_flex_reg: Validates register's address for programming
1484          * flex EU filtering for a particular platform.
1485          */
1486         bool (*is_valid_flex_reg)(struct drm_i915_private *dev_priv, u32 addr);
1487
1488         /**
1489          * @init_oa_buffer: Resets the head and tail pointers of the
1490          * circular buffer for periodic OA reports.
1491          *
1492          * Called when first opening a stream for OA metrics, but also may be
1493          * called in response to an OA buffer overflow or other error
1494          * condition.
1495          *
1496          * Note it may be necessary to clear the full OA buffer here as part of
1497          * maintaining the invariable that new reports must be written to
1498          * zeroed memory for us to be able to reliable detect if an expected
1499          * report has not yet landed in memory.  (At least on Haswell the OA
1500          * buffer tail pointer is not synchronized with reports being visible
1501          * to the CPU)
1502          */
1503         void (*init_oa_buffer)(struct drm_i915_private *dev_priv);
1504
1505         /**
1506          * @enable_metric_set: Selects and applies any MUX configuration to set
1507          * up the Boolean and Custom (B/C) counters that are part of the
1508          * counter reports being sampled. May apply system constraints such as
1509          * disabling EU clock gating as required.
1510          */
1511         int (*enable_metric_set)(struct drm_i915_private *dev_priv,
1512                                  const struct i915_oa_config *oa_config);
1513
1514         /**
1515          * @disable_metric_set: Remove system constraints associated with using
1516          * the OA unit.
1517          */
1518         void (*disable_metric_set)(struct drm_i915_private *dev_priv);
1519
1520         /**
1521          * @oa_enable: Enable periodic sampling
1522          */
1523         void (*oa_enable)(struct drm_i915_private *dev_priv);
1524
1525         /**
1526          * @oa_disable: Disable periodic sampling
1527          */
1528         void (*oa_disable)(struct drm_i915_private *dev_priv);
1529
1530         /**
1531          * @read: Copy data from the circular OA buffer into a given userspace
1532          * buffer.
1533          */
1534         int (*read)(struct i915_perf_stream *stream,
1535                     char __user *buf,
1536                     size_t count,
1537                     size_t *offset);
1538
1539         /**
1540          * @oa_hw_tail_read: read the OA tail pointer register
1541          *
1542          * In particular this enables us to share all the fiddly code for
1543          * handling the OA unit tail pointer race that affects multiple
1544          * generations.
1545          */
1546         u32 (*oa_hw_tail_read)(struct drm_i915_private *dev_priv);
1547 };
1548
1549 struct intel_cdclk_state {
1550         unsigned int cdclk, vco, ref, bypass;
1551         u8 voltage_level;
1552 };
1553
1554 struct drm_i915_private {
1555         struct drm_device drm;
1556
1557         struct kmem_cache *objects;
1558         struct kmem_cache *vmas;
1559         struct kmem_cache *luts;
1560         struct kmem_cache *requests;
1561         struct kmem_cache *dependencies;
1562         struct kmem_cache *priorities;
1563
1564         const struct intel_device_info info;
1565         struct intel_driver_caps caps;
1566
1567         /**
1568          * Data Stolen Memory - aka "i915 stolen memory" gives us the start and
1569          * end of stolen which we can optionally use to create GEM objects
1570          * backed by stolen memory. Note that stolen_usable_size tells us
1571          * exactly how much of this we are actually allowed to use, given that
1572          * some portion of it is in fact reserved for use by hardware functions.
1573          */
1574         struct resource dsm;
1575         /**
1576          * Reseved portion of Data Stolen Memory
1577          */
1578         struct resource dsm_reserved;
1579
1580         /*
1581          * Stolen memory is segmented in hardware with different portions
1582          * offlimits to certain functions.
1583          *
1584          * The drm_mm is initialised to the total accessible range, as found
1585          * from the PCI config. On Broadwell+, this is further restricted to
1586          * avoid the first page! The upper end of stolen memory is reserved for
1587          * hardware functions and similarly removed from the accessible range.
1588          */
1589         resource_size_t stolen_usable_size;     /* Total size minus reserved ranges */
1590
1591         void __iomem *regs;
1592
1593         struct intel_uncore uncore;
1594
1595         struct i915_virtual_gpu vgpu;
1596
1597         struct intel_gvt *gvt;
1598
1599         struct intel_wopcm wopcm;
1600
1601         struct intel_huc huc;
1602         struct intel_guc guc;
1603
1604         struct intel_csr csr;
1605
1606         struct intel_gmbus gmbus[GMBUS_NUM_PINS];
1607
1608         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1609          * controller on different i2c buses. */
1610         struct mutex gmbus_mutex;
1611
1612         /**
1613          * Base address of the gmbus and gpio block.
1614          */
1615         uint32_t gpio_mmio_base;
1616
1617         /* MMIO base address for MIPI regs */
1618         uint32_t mipi_mmio_base;
1619
1620         uint32_t psr_mmio_base;
1621
1622         uint32_t pps_mmio_base;
1623
1624         wait_queue_head_t gmbus_wait_queue;
1625
1626         struct pci_dev *bridge_dev;
1627         struct intel_engine_cs *engine[I915_NUM_ENGINES];
1628         /* Context used internally to idle the GPU and setup initial state */
1629         struct i915_gem_context *kernel_context;
1630         /* Context only to be used for injecting preemption commands */
1631         struct i915_gem_context *preempt_context;
1632         struct intel_engine_cs *engine_class[MAX_ENGINE_CLASS + 1]
1633                                             [MAX_ENGINE_INSTANCE + 1];
1634
1635         struct drm_dma_handle *status_page_dmah;
1636         struct resource mch_res;
1637
1638         /* protects the irq masks */
1639         spinlock_t irq_lock;
1640
1641         bool display_irqs_enabled;
1642
1643         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1644         struct pm_qos_request pm_qos;
1645
1646         /* Sideband mailbox protection */
1647         struct mutex sb_lock;
1648
1649         /** Cached value of IMR to avoid reads in updating the bitfield */
1650         union {
1651                 u32 irq_mask;
1652                 u32 de_irq_mask[I915_MAX_PIPES];
1653         };
1654         u32 gt_irq_mask;
1655         u32 pm_imr;
1656         u32 pm_ier;
1657         u32 pm_rps_events;
1658         u32 pm_guc_events;
1659         u32 pipestat_irq_mask[I915_MAX_PIPES];
1660
1661         struct i915_hotplug hotplug;
1662         struct intel_fbc fbc;
1663         struct i915_drrs drrs;
1664         struct intel_opregion opregion;
1665         struct intel_vbt_data vbt;
1666
1667         bool preserve_bios_swizzle;
1668
1669         /* overlay */
1670         struct intel_overlay *overlay;
1671
1672         /* backlight registers and fields in struct intel_panel */
1673         struct mutex backlight_lock;
1674
1675         /* LVDS info */
1676         bool no_aux_handshake;
1677
1678         /* protects panel power sequencer state */
1679         struct mutex pps_mutex;
1680
1681         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1682         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1683
1684         unsigned int fsb_freq, mem_freq, is_ddr3;
1685         unsigned int skl_preferred_vco_freq;
1686         unsigned int max_cdclk_freq;
1687
1688         unsigned int max_dotclk_freq;
1689         unsigned int rawclk_freq;
1690         unsigned int hpll_freq;
1691         unsigned int fdi_pll_freq;
1692         unsigned int czclk_freq;
1693
1694         struct {
1695                 /*
1696                  * The current logical cdclk state.
1697                  * See intel_atomic_state.cdclk.logical
1698                  *
1699                  * For reading holding any crtc lock is sufficient,
1700                  * for writing must hold all of them.
1701                  */
1702                 struct intel_cdclk_state logical;
1703                 /*
1704                  * The current actual cdclk state.
1705                  * See intel_atomic_state.cdclk.actual
1706                  */
1707                 struct intel_cdclk_state actual;
1708                 /* The current hardware cdclk state */
1709                 struct intel_cdclk_state hw;
1710         } cdclk;
1711
1712         /**
1713          * wq - Driver workqueue for GEM.
1714          *
1715          * NOTE: Work items scheduled here are not allowed to grab any modeset
1716          * locks, for otherwise the flushing done in the pageflip code will
1717          * result in deadlocks.
1718          */
1719         struct workqueue_struct *wq;
1720
1721         /* ordered wq for modesets */
1722         struct workqueue_struct *modeset_wq;
1723
1724         /* Display functions */
1725         struct drm_i915_display_funcs display;
1726
1727         /* PCH chipset type */
1728         enum intel_pch pch_type;
1729         unsigned short pch_id;
1730
1731         unsigned long quirks;
1732
1733         enum modeset_restore modeset_restore;
1734         struct mutex modeset_restore_lock;
1735         struct drm_atomic_state *modeset_restore_state;
1736         struct drm_modeset_acquire_ctx reset_ctx;
1737
1738         struct i915_ggtt ggtt; /* VM representing the global address space */
1739
1740         struct i915_gem_mm mm;
1741         DECLARE_HASHTABLE(mm_structs, 7);
1742         struct mutex mm_lock;
1743
1744         struct intel_ppat ppat;
1745
1746         /* Kernel Modesetting */
1747
1748         struct intel_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1749         struct intel_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1750
1751 #ifdef CONFIG_DEBUG_FS
1752         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1753 #endif
1754
1755         /* dpll and cdclk state is protected by connection_mutex */
1756         int num_shared_dpll;
1757         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1758         const struct intel_dpll_mgr *dpll_mgr;
1759
1760         /*
1761          * dpll_lock serializes intel_{prepare,enable,disable}_shared_dpll.
1762          * Must be global rather than per dpll, because on some platforms
1763          * plls share registers.
1764          */
1765         struct mutex dpll_lock;
1766
1767         unsigned int active_crtcs;
1768         /* minimum acceptable cdclk for each pipe */
1769         int min_cdclk[I915_MAX_PIPES];
1770         /* minimum acceptable voltage level for each pipe */
1771         u8 min_voltage_level[I915_MAX_PIPES];
1772
1773         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1774
1775         struct i915_workarounds workarounds;
1776
1777         struct i915_frontbuffer_tracking fb_tracking;
1778
1779         struct intel_atomic_helper {
1780                 struct llist_head free_list;
1781                 struct work_struct free_work;
1782         } atomic_helper;
1783
1784         u16 orig_clock;
1785
1786         bool mchbar_need_disable;
1787
1788         struct intel_l3_parity l3_parity;
1789
1790         /* Cannot be determined by PCIID. You must always read a register. */
1791         u32 edram_cap;
1792
1793         /*
1794          * Protects RPS/RC6 register access and PCU communication.
1795          * Must be taken after struct_mutex if nested. Note that
1796          * this lock may be held for long periods of time when
1797          * talking to hw - so only take it when talking to hw!
1798          */
1799         struct mutex pcu_lock;
1800
1801         /* gen6+ GT PM state */
1802         struct intel_gen6_power_mgmt gt_pm;
1803
1804         /* ilk-only ips/rps state. Everything in here is protected by the global
1805          * mchdev_lock in intel_pm.c */
1806         struct intel_ilk_power_mgmt ips;
1807
1808         struct i915_power_domains power_domains;
1809
1810         struct i915_psr psr;
1811
1812         struct i915_gpu_error gpu_error;
1813
1814         struct drm_i915_gem_object *vlv_pctx;
1815
1816         /* list of fbdev register on this device */
1817         struct intel_fbdev *fbdev;
1818         struct work_struct fbdev_suspend_work;
1819
1820         struct drm_property *broadcast_rgb_property;
1821         struct drm_property *force_audio_property;
1822
1823         /* hda/i915 audio component */
1824         struct i915_audio_component *audio_component;
1825         bool audio_component_registered;
1826         /**
1827          * av_mutex - mutex for audio/video sync
1828          *
1829          */
1830         struct mutex av_mutex;
1831
1832         struct {
1833                 struct list_head list;
1834                 struct llist_head free_list;
1835                 struct work_struct free_work;
1836
1837                 /* The hw wants to have a stable context identifier for the
1838                  * lifetime of the context (for OA, PASID, faults, etc).
1839                  * This is limited in execlists to 21 bits.
1840                  */
1841                 struct ida hw_ida;
1842 #define MAX_CONTEXT_HW_ID (1<<21) /* exclusive */
1843 #define MAX_GUC_CONTEXT_HW_ID (1 << 20) /* exclusive */
1844 #define GEN11_MAX_CONTEXT_HW_ID (1<<11) /* exclusive */
1845         } contexts;
1846
1847         u32 fdi_rx_config;
1848
1849         /* Shadow for DISPLAY_PHY_CONTROL which can't be safely read */
1850         u32 chv_phy_control;
1851         /*
1852          * Shadows for CHV DPLL_MD regs to keep the state
1853          * checker somewhat working in the presence hardware
1854          * crappiness (can't read out DPLL_MD for pipes B & C).
1855          */
1856         u32 chv_dpll_md[I915_MAX_PIPES];
1857         u32 bxt_phy_grc;
1858
1859         u32 suspend_count;
1860         bool power_domains_suspended;
1861         struct i915_suspend_saved_registers regfile;
1862         struct vlv_s0ix_state vlv_s0ix_state;
1863
1864         enum {
1865                 I915_SAGV_UNKNOWN = 0,
1866                 I915_SAGV_DISABLED,
1867                 I915_SAGV_ENABLED,
1868                 I915_SAGV_NOT_CONTROLLED
1869         } sagv_status;
1870
1871         struct {
1872                 /*
1873                  * Raw watermark latency values:
1874                  * in 0.1us units for WM0,
1875                  * in 0.5us units for WM1+.
1876                  */
1877                 /* primary */
1878                 uint16_t pri_latency[5];
1879                 /* sprite */
1880                 uint16_t spr_latency[5];
1881                 /* cursor */
1882                 uint16_t cur_latency[5];
1883                 /*
1884                  * Raw watermark memory latency values
1885                  * for SKL for all 8 levels
1886                  * in 1us units.
1887                  */
1888                 uint16_t skl_latency[8];
1889
1890                 /* current hardware state */
1891                 union {
1892                         struct ilk_wm_values hw;
1893                         struct skl_ddb_values skl_hw;
1894                         struct vlv_wm_values vlv;
1895                         struct g4x_wm_values g4x;
1896                 };
1897
1898                 uint8_t max_level;
1899
1900                 /*
1901                  * Should be held around atomic WM register writing; also
1902                  * protects * intel_crtc->wm.active and
1903                  * cstate->wm.need_postvbl_update.
1904                  */
1905                 struct mutex wm_mutex;
1906
1907                 /*
1908                  * Set during HW readout of watermarks/DDB.  Some platforms
1909                  * need to know when we're still using BIOS-provided values
1910                  * (which we don't fully trust).
1911                  */
1912                 bool distrust_bios_wm;
1913         } wm;
1914
1915         struct i915_runtime_pm runtime_pm;
1916
1917         struct {
1918                 bool initialized;
1919
1920                 struct kobject *metrics_kobj;
1921                 struct ctl_table_header *sysctl_header;
1922
1923                 /*
1924                  * Lock associated with adding/modifying/removing OA configs
1925                  * in dev_priv->perf.metrics_idr.
1926                  */
1927                 struct mutex metrics_lock;
1928
1929                 /*
1930                  * List of dynamic configurations, you need to hold
1931                  * dev_priv->perf.metrics_lock to access it.
1932                  */
1933                 struct idr metrics_idr;
1934
1935                 /*
1936                  * Lock associated with anything below within this structure
1937                  * except exclusive_stream.
1938                  */
1939                 struct mutex lock;
1940                 struct list_head streams;
1941
1942                 struct {
1943                         /*
1944                          * The stream currently using the OA unit. If accessed
1945                          * outside a syscall associated to its file
1946                          * descriptor, you need to hold
1947                          * dev_priv->drm.struct_mutex.
1948                          */
1949                         struct i915_perf_stream *exclusive_stream;
1950
1951                         struct intel_context *pinned_ctx;
1952                         u32 specific_ctx_id;
1953                         u32 specific_ctx_id_mask;
1954
1955                         struct hrtimer poll_check_timer;
1956                         wait_queue_head_t poll_wq;
1957                         bool pollin;
1958
1959                         /**
1960                          * For rate limiting any notifications of spurious
1961                          * invalid OA reports
1962                          */
1963                         struct ratelimit_state spurious_report_rs;
1964
1965                         bool periodic;
1966                         int period_exponent;
1967
1968                         struct i915_oa_config test_config;
1969
1970                         struct {
1971                                 struct i915_vma *vma;
1972                                 u8 *vaddr;
1973                                 u32 last_ctx_id;
1974                                 int format;
1975                                 int format_size;
1976
1977                                 /**
1978                                  * Locks reads and writes to all head/tail state
1979                                  *
1980                                  * Consider: the head and tail pointer state
1981                                  * needs to be read consistently from a hrtimer
1982                                  * callback (atomic context) and read() fop
1983                                  * (user context) with tail pointer updates
1984                                  * happening in atomic context and head updates
1985                                  * in user context and the (unlikely)
1986                                  * possibility of read() errors needing to
1987                                  * reset all head/tail state.
1988                                  *
1989                                  * Note: Contention or performance aren't
1990                                  * currently a significant concern here
1991                                  * considering the relatively low frequency of
1992                                  * hrtimer callbacks (5ms period) and that
1993                                  * reads typically only happen in response to a
1994                                  * hrtimer event and likely complete before the
1995                                  * next callback.
1996                                  *
1997                                  * Note: This lock is not held *while* reading
1998                                  * and copying data to userspace so the value
1999                                  * of head observed in htrimer callbacks won't
2000                                  * represent any partial consumption of data.
2001                                  */
2002                                 spinlock_t ptr_lock;
2003
2004                                 /**
2005                                  * One 'aging' tail pointer and one 'aged'
2006                                  * tail pointer ready to used for reading.
2007                                  *
2008                                  * Initial values of 0xffffffff are invalid
2009                                  * and imply that an update is required
2010                                  * (and should be ignored by an attempted
2011                                  * read)
2012                                  */
2013                                 struct {
2014                                         u32 offset;
2015                                 } tails[2];
2016
2017                                 /**
2018                                  * Index for the aged tail ready to read()
2019                                  * data up to.
2020                                  */
2021                                 unsigned int aged_tail_idx;
2022
2023                                 /**
2024                                  * A monotonic timestamp for when the current
2025                                  * aging tail pointer was read; used to
2026                                  * determine when it is old enough to trust.
2027                                  */
2028                                 u64 aging_timestamp;
2029
2030                                 /**
2031                                  * Although we can always read back the head
2032                                  * pointer register, we prefer to avoid
2033                                  * trusting the HW state, just to avoid any
2034                                  * risk that some hardware condition could
2035                                  * somehow bump the head pointer unpredictably
2036                                  * and cause us to forward the wrong OA buffer
2037                                  * data to userspace.
2038                                  */
2039                                 u32 head;
2040                         } oa_buffer;
2041
2042                         u32 gen7_latched_oastatus1;
2043                         u32 ctx_oactxctrl_offset;
2044                         u32 ctx_flexeu0_offset;
2045
2046                         /**
2047                          * The RPT_ID/reason field for Gen8+ includes a bit
2048                          * to determine if the CTX ID in the report is valid
2049                          * but the specific bit differs between Gen 8 and 9
2050                          */
2051                         u32 gen8_valid_ctx_bit;
2052
2053                         struct i915_oa_ops ops;
2054                         const struct i915_oa_format *oa_formats;
2055                 } oa;
2056         } perf;
2057
2058         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
2059         struct {
2060                 void (*resume)(struct drm_i915_private *);
2061                 void (*cleanup_engine)(struct intel_engine_cs *engine);
2062
2063                 struct list_head timelines;
2064
2065                 struct list_head active_rings;
2066                 struct list_head closed_vma;
2067                 u32 active_requests;
2068                 u32 request_serial;
2069
2070                 /**
2071                  * Is the GPU currently considered idle, or busy executing
2072                  * userspace requests? Whilst idle, we allow runtime power
2073                  * management to power down the hardware and display clocks.
2074                  * In order to reduce the effect on performance, there
2075                  * is a slight delay before we do so.
2076                  */
2077                 bool awake;
2078
2079                 /**
2080                  * The number of times we have woken up.
2081                  */
2082                 unsigned int epoch;
2083 #define I915_EPOCH_INVALID 0
2084
2085                 /**
2086                  * We leave the user IRQ off as much as possible,
2087                  * but this means that requests will finish and never
2088                  * be retired once the system goes idle. Set a timer to
2089                  * fire periodically while the ring is running. When it
2090                  * fires, go retire requests.
2091                  */
2092                 struct delayed_work retire_work;
2093
2094                 /**
2095                  * When we detect an idle GPU, we want to turn on
2096                  * powersaving features. So once we see that there
2097                  * are no more requests outstanding and no more
2098                  * arrive within a small period of time, we fire
2099                  * off the idle_work.
2100                  */
2101                 struct delayed_work idle_work;
2102
2103                 ktime_t last_init_time;
2104         } gt;
2105
2106         /* perform PHY state sanity checks? */
2107         bool chv_phy_assert[2];
2108
2109         bool ipc_enabled;
2110
2111         /* Used to save the pipe-to-encoder mapping for audio */
2112         struct intel_encoder *av_enc_map[I915_MAX_PIPES];
2113
2114         /* necessary resource sharing with HDMI LPE audio driver. */
2115         struct {
2116                 struct platform_device *platdev;
2117                 int     irq;
2118         } lpe_audio;
2119
2120         struct i915_pmu pmu;
2121
2122         /*
2123          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
2124          * will be rejected. Instead look for a better place.
2125          */
2126 };
2127
2128 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
2129 {
2130         return container_of(dev, struct drm_i915_private, drm);
2131 }
2132
2133 static inline struct drm_i915_private *kdev_to_i915(struct device *kdev)
2134 {
2135         return to_i915(dev_get_drvdata(kdev));
2136 }
2137
2138 static inline struct drm_i915_private *wopcm_to_i915(struct intel_wopcm *wopcm)
2139 {
2140         return container_of(wopcm, struct drm_i915_private, wopcm);
2141 }
2142
2143 static inline struct drm_i915_private *guc_to_i915(struct intel_guc *guc)
2144 {
2145         return container_of(guc, struct drm_i915_private, guc);
2146 }
2147
2148 static inline struct drm_i915_private *huc_to_i915(struct intel_huc *huc)
2149 {
2150         return container_of(huc, struct drm_i915_private, huc);
2151 }
2152
2153 /* Simple iterator over all initialised engines */
2154 #define for_each_engine(engine__, dev_priv__, id__) \
2155         for ((id__) = 0; \
2156              (id__) < I915_NUM_ENGINES; \
2157              (id__)++) \
2158                 for_each_if ((engine__) = (dev_priv__)->engine[(id__)])
2159
2160 /* Iterator over subset of engines selected by mask */
2161 #define for_each_engine_masked(engine__, dev_priv__, mask__, tmp__) \
2162         for ((tmp__) = (mask__) & INTEL_INFO(dev_priv__)->ring_mask; \
2163              (tmp__) ? \
2164              ((engine__) = (dev_priv__)->engine[__mask_next_bit(tmp__)]), 1 : \
2165              0;)
2166
2167 enum hdmi_force_audio {
2168         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
2169         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
2170         HDMI_AUDIO_AUTO,                /* trust EDID */
2171         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
2172 };
2173
2174 #define I915_GTT_OFFSET_NONE ((u32)-1)
2175
2176 /*
2177  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
2178  * considered to be the frontbuffer for the given plane interface-wise. This
2179  * doesn't mean that the hw necessarily already scans it out, but that any
2180  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
2181  *
2182  * We have one bit per pipe and per scanout plane type.
2183  */
2184 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 8
2185 #define INTEL_FRONTBUFFER(pipe, plane_id) ({ \
2186         BUILD_BUG_ON(INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES > 32); \
2187         BUILD_BUG_ON(I915_MAX_PLANES > INTEL_FRONTBUFFER_BITS_PER_PIPE); \
2188         BIT((plane_id) + INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)); \
2189 })
2190 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
2191         BIT(INTEL_FRONTBUFFER_BITS_PER_PIPE - 1 + INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))
2192 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
2193         GENMASK(INTEL_FRONTBUFFER_BITS_PER_PIPE * ((pipe) + 1) - 1, \
2194                 INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))
2195
2196 /*
2197  * Optimised SGL iterator for GEM objects
2198  */
2199 static __always_inline struct sgt_iter {
2200         struct scatterlist *sgp;
2201         union {
2202                 unsigned long pfn;
2203                 dma_addr_t dma;
2204         };
2205         unsigned int curr;
2206         unsigned int max;
2207 } __sgt_iter(struct scatterlist *sgl, bool dma) {
2208         struct sgt_iter s = { .sgp = sgl };
2209
2210         if (s.sgp) {
2211                 s.max = s.curr = s.sgp->offset;
2212                 s.max += s.sgp->length;
2213                 if (dma)
2214                         s.dma = sg_dma_address(s.sgp);
2215                 else
2216                         s.pfn = page_to_pfn(sg_page(s.sgp));
2217         }
2218
2219         return s;
2220 }
2221
2222 static inline struct scatterlist *____sg_next(struct scatterlist *sg)
2223 {
2224         ++sg;
2225         if (unlikely(sg_is_chain(sg)))
2226                 sg = sg_chain_ptr(sg);
2227         return sg;
2228 }
2229
2230 /**
2231  * __sg_next - return the next scatterlist entry in a list
2232  * @sg:         The current sg entry
2233  *
2234  * Description:
2235  *   If the entry is the last, return NULL; otherwise, step to the next
2236  *   element in the array (@sg@+1). If that's a chain pointer, follow it;
2237  *   otherwise just return the pointer to the current element.
2238  **/
2239 static inline struct scatterlist *__sg_next(struct scatterlist *sg)
2240 {
2241         return sg_is_last(sg) ? NULL : ____sg_next(sg);
2242 }
2243
2244 /**
2245  * for_each_sgt_dma - iterate over the DMA addresses of the given sg_table
2246  * @__dmap:     DMA address (output)
2247  * @__iter:     'struct sgt_iter' (iterator state, internal)
2248  * @__sgt:      sg_table to iterate over (input)
2249  */
2250 #define for_each_sgt_dma(__dmap, __iter, __sgt)                         \
2251         for ((__iter) = __sgt_iter((__sgt)->sgl, true);                 \
2252              ((__dmap) = (__iter).dma + (__iter).curr);                 \
2253              (((__iter).curr += PAGE_SIZE) >= (__iter).max) ?           \
2254              (__iter) = __sgt_iter(__sg_next((__iter).sgp), true), 0 : 0)
2255
2256 /**
2257  * for_each_sgt_page - iterate over the pages of the given sg_table
2258  * @__pp:       page pointer (output)
2259  * @__iter:     'struct sgt_iter' (iterator state, internal)
2260  * @__sgt:      sg_table to iterate over (input)
2261  */
2262 #define for_each_sgt_page(__pp, __iter, __sgt)                          \
2263         for ((__iter) = __sgt_iter((__sgt)->sgl, false);                \
2264              ((__pp) = (__iter).pfn == 0 ? NULL :                       \
2265               pfn_to_page((__iter).pfn + ((__iter).curr >> PAGE_SHIFT))); \
2266              (((__iter).curr += PAGE_SIZE) >= (__iter).max) ?           \
2267              (__iter) = __sgt_iter(__sg_next((__iter).sgp), false), 0 : 0)
2268
2269 static inline unsigned int i915_sg_page_sizes(struct scatterlist *sg)
2270 {
2271         unsigned int page_sizes;
2272
2273         page_sizes = 0;
2274         while (sg) {
2275                 GEM_BUG_ON(sg->offset);
2276                 GEM_BUG_ON(!IS_ALIGNED(sg->length, PAGE_SIZE));
2277                 page_sizes |= sg->length;
2278                 sg = __sg_next(sg);
2279         }
2280
2281         return page_sizes;
2282 }
2283
2284 static inline unsigned int i915_sg_segment_size(void)
2285 {
2286         unsigned int size = swiotlb_max_segment();
2287
2288         if (size == 0)
2289                 return SCATTERLIST_MAX_SEGMENT;
2290
2291         size = rounddown(size, PAGE_SIZE);
2292         /* swiotlb_max_segment_size can return 1 byte when it means one page. */
2293         if (size < PAGE_SIZE)
2294                 size = PAGE_SIZE;
2295
2296         return size;
2297 }
2298
2299 static inline const struct intel_device_info *
2300 intel_info(const struct drm_i915_private *dev_priv)
2301 {
2302         return &dev_priv->info;
2303 }
2304
2305 #define INTEL_INFO(dev_priv)    intel_info((dev_priv))
2306 #define DRIVER_CAPS(dev_priv)   (&(dev_priv)->caps)
2307
2308 #define INTEL_GEN(dev_priv)     ((dev_priv)->info.gen)
2309 #define INTEL_DEVID(dev_priv)   ((dev_priv)->info.device_id)
2310
2311 #define REVID_FOREVER           0xff
2312 #define INTEL_REVID(dev_priv)   ((dev_priv)->drm.pdev->revision)
2313
2314 #define GEN_FOREVER (0)
2315
2316 #define INTEL_GEN_MASK(s, e) ( \
2317         BUILD_BUG_ON_ZERO(!__builtin_constant_p(s)) + \
2318         BUILD_BUG_ON_ZERO(!__builtin_constant_p(e)) + \
2319         GENMASK((e) != GEN_FOREVER ? (e) - 1 : BITS_PER_LONG - 1, \
2320                 (s) != GEN_FOREVER ? (s) - 1 : 0) \
2321 )
2322
2323 /*
2324  * Returns true if Gen is in inclusive range [Start, End].
2325  *
2326  * Use GEN_FOREVER for unbound start and or end.
2327  */
2328 #define IS_GEN(dev_priv, s, e) \
2329         (!!((dev_priv)->info.gen_mask & INTEL_GEN_MASK((s), (e))))
2330
2331 /*
2332  * Return true if revision is in range [since,until] inclusive.
2333  *
2334  * Use 0 for open-ended since, and REVID_FOREVER for open-ended until.
2335  */
2336 #define IS_REVID(p, since, until) \
2337         (INTEL_REVID(p) >= (since) && INTEL_REVID(p) <= (until))
2338
2339 #define IS_PLATFORM(dev_priv, p) ((dev_priv)->info.platform_mask & BIT(p))
2340
2341 #define IS_I830(dev_priv)       IS_PLATFORM(dev_priv, INTEL_I830)
2342 #define IS_I845G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I845G)
2343 #define IS_I85X(dev_priv)       IS_PLATFORM(dev_priv, INTEL_I85X)
2344 #define IS_I865G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I865G)
2345 #define IS_I915G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I915G)
2346 #define IS_I915GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I915GM)
2347 #define IS_I945G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I945G)
2348 #define IS_I945GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I945GM)
2349 #define IS_I965G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I965G)
2350 #define IS_I965GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I965GM)
2351 #define IS_G45(dev_priv)        IS_PLATFORM(dev_priv, INTEL_G45)
2352 #define IS_GM45(dev_priv)       IS_PLATFORM(dev_priv, INTEL_GM45)
2353 #define IS_G4X(dev_priv)        (IS_G45(dev_priv) || IS_GM45(dev_priv))
2354 #define IS_PINEVIEW_G(dev_priv) (INTEL_DEVID(dev_priv) == 0xa001)
2355 #define IS_PINEVIEW_M(dev_priv) (INTEL_DEVID(dev_priv) == 0xa011)
2356 #define IS_PINEVIEW(dev_priv)   IS_PLATFORM(dev_priv, INTEL_PINEVIEW)
2357 #define IS_G33(dev_priv)        IS_PLATFORM(dev_priv, INTEL_G33)
2358 #define IS_IRONLAKE_M(dev_priv) (INTEL_DEVID(dev_priv) == 0x0046)
2359 #define IS_IVYBRIDGE(dev_priv)  IS_PLATFORM(dev_priv, INTEL_IVYBRIDGE)
2360 #define IS_IVB_GT1(dev_priv)    (IS_IVYBRIDGE(dev_priv) && \
2361                                  (dev_priv)->info.gt == 1)
2362 #define IS_VALLEYVIEW(dev_priv) IS_PLATFORM(dev_priv, INTEL_VALLEYVIEW)
2363 #define IS_CHERRYVIEW(dev_priv) IS_PLATFORM(dev_priv, INTEL_CHERRYVIEW)
2364 #define IS_HASWELL(dev_priv)    IS_PLATFORM(dev_priv, INTEL_HASWELL)
2365 #define IS_BROADWELL(dev_priv)  IS_PLATFORM(dev_priv, INTEL_BROADWELL)
2366 #define IS_SKYLAKE(dev_priv)    IS_PLATFORM(dev_priv, INTEL_SKYLAKE)
2367 #define IS_BROXTON(dev_priv)    IS_PLATFORM(dev_priv, INTEL_BROXTON)
2368 #define IS_KABYLAKE(dev_priv)   IS_PLATFORM(dev_priv, INTEL_KABYLAKE)
2369 #define IS_GEMINILAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_GEMINILAKE)
2370 #define IS_COFFEELAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_COFFEELAKE)
2371 #define IS_CANNONLAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_CANNONLAKE)
2372 #define IS_ICELAKE(dev_priv)    IS_PLATFORM(dev_priv, INTEL_ICELAKE)
2373 #define IS_MOBILE(dev_priv)     ((dev_priv)->info.is_mobile)
2374 #define IS_HSW_EARLY_SDV(dev_priv) (IS_HASWELL(dev_priv) && \
2375                                     (INTEL_DEVID(dev_priv) & 0xFF00) == 0x0C00)
2376 #define IS_BDW_ULT(dev_priv)    (IS_BROADWELL(dev_priv) && \
2377                                  ((INTEL_DEVID(dev_priv) & 0xf) == 0x6 ||       \
2378                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xb ||        \
2379                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xe))
2380 /* ULX machines are also considered ULT. */
2381 #define IS_BDW_ULX(dev_priv)    (IS_BROADWELL(dev_priv) && \
2382                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xe)
2383 #define IS_BDW_GT3(dev_priv)    (IS_BROADWELL(dev_priv) && \
2384                                  (dev_priv)->info.gt == 3)
2385 #define IS_HSW_ULT(dev_priv)    (IS_HASWELL(dev_priv) && \
2386                                  (INTEL_DEVID(dev_priv) & 0xFF00) == 0x0A00)
2387 #define IS_HSW_GT3(dev_priv)    (IS_HASWELL(dev_priv) && \
2388                                  (dev_priv)->info.gt == 3)
2389 /* ULX machines are also considered ULT. */
2390 #define IS_HSW_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x0A0E || \
2391                                  INTEL_DEVID(dev_priv) == 0x0A1E)
2392 #define IS_SKL_ULT(dev_priv)    (INTEL_DEVID(dev_priv) == 0x1906 || \
2393                                  INTEL_DEVID(dev_priv) == 0x1913 || \
2394                                  INTEL_DEVID(dev_priv) == 0x1916 || \
2395                                  INTEL_DEVID(dev_priv) == 0x1921 || \
2396                                  INTEL_DEVID(dev_priv) == 0x1926)
2397 #define IS_SKL_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x190E || \
2398                                  INTEL_DEVID(dev_priv) == 0x1915 || \
2399                                  INTEL_DEVID(dev_priv) == 0x191E)
2400 #define IS_KBL_ULT(dev_priv)    (INTEL_DEVID(dev_priv) == 0x5906 || \
2401                                  INTEL_DEVID(dev_priv) == 0x5913 || \
2402                                  INTEL_DEVID(dev_priv) == 0x5916 || \
2403                                  INTEL_DEVID(dev_priv) == 0x5921 || \
2404                                  INTEL_DEVID(dev_priv) == 0x5926)
2405 #define IS_KBL_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x590E || \
2406                                  INTEL_DEVID(dev_priv) == 0x5915 || \
2407                                  INTEL_DEVID(dev_priv) == 0x591E)
2408 #define IS_SKL_GT2(dev_priv)    (IS_SKYLAKE(dev_priv) && \
2409                                  (dev_priv)->info.gt == 2)
2410 #define IS_SKL_GT3(dev_priv)    (IS_SKYLAKE(dev_priv) && \
2411                                  (dev_priv)->info.gt == 3)
2412 #define IS_SKL_GT4(dev_priv)    (IS_SKYLAKE(dev_priv) && \
2413                                  (dev_priv)->info.gt == 4)
2414 #define IS_KBL_GT2(dev_priv)    (IS_KABYLAKE(dev_priv) && \
2415                                  (dev_priv)->info.gt == 2)
2416 #define IS_KBL_GT3(dev_priv)    (IS_KABYLAKE(dev_priv) && \
2417                                  (dev_priv)->info.gt == 3)
2418 #define IS_CFL_ULT(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
2419                                  (INTEL_DEVID(dev_priv) & 0x00F0) == 0x00A0)
2420 #define IS_CFL_GT2(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
2421                                  (dev_priv)->info.gt == 2)
2422 #define IS_CFL_GT3(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
2423                                  (dev_priv)->info.gt == 3)
2424 #define IS_CNL_WITH_PORT_F(dev_priv)   (IS_CANNONLAKE(dev_priv) && \
2425                                         (INTEL_DEVID(dev_priv) & 0x0004) == 0x0004)
2426
2427 #define IS_ALPHA_SUPPORT(intel_info) ((intel_info)->is_alpha_support)
2428
2429 #define SKL_REVID_A0            0x0
2430 #define SKL_REVID_B0            0x1
2431 #define SKL_REVID_C0            0x2
2432 #define SKL_REVID_D0            0x3
2433 #define SKL_REVID_E0            0x4
2434 #define SKL_REVID_F0            0x5
2435 #define SKL_REVID_G0            0x6
2436 #define SKL_REVID_H0            0x7
2437
2438 #define IS_SKL_REVID(p, since, until) (IS_SKYLAKE(p) && IS_REVID(p, since, until))
2439
2440 #define BXT_REVID_A0            0x0
2441 #define BXT_REVID_A1            0x1
2442 #define BXT_REVID_B0            0x3
2443 #define BXT_REVID_B_LAST        0x8
2444 #define BXT_REVID_C0            0x9
2445
2446 #define IS_BXT_REVID(dev_priv, since, until) \
2447         (IS_BROXTON(dev_priv) && IS_REVID(dev_priv, since, until))
2448
2449 #define KBL_REVID_A0            0x0
2450 #define KBL_REVID_B0            0x1
2451 #define KBL_REVID_C0            0x2
2452 #define KBL_REVID_D0            0x3
2453 #define KBL_REVID_E0            0x4
2454
2455 #define IS_KBL_REVID(dev_priv, since, until) \
2456         (IS_KABYLAKE(dev_priv) && IS_REVID(dev_priv, since, until))
2457
2458 #define GLK_REVID_A0            0x0
2459 #define GLK_REVID_A1            0x1
2460
2461 #define IS_GLK_REVID(dev_priv, since, until) \
2462         (IS_GEMINILAKE(dev_priv) && IS_REVID(dev_priv, since, until))
2463
2464 #define CNL_REVID_A0            0x0
2465 #define CNL_REVID_B0            0x1
2466 #define CNL_REVID_C0            0x2
2467
2468 #define IS_CNL_REVID(p, since, until) \
2469         (IS_CANNONLAKE(p) && IS_REVID(p, since, until))
2470
2471 #define ICL_REVID_A0            0x0
2472 #define ICL_REVID_A2            0x1
2473 #define ICL_REVID_B0            0x3
2474 #define ICL_REVID_B2            0x4
2475 #define ICL_REVID_C0            0x5
2476
2477 #define IS_ICL_REVID(p, since, until) \
2478         (IS_ICELAKE(p) && IS_REVID(p, since, until))
2479
2480 /*
2481  * The genX designation typically refers to the render engine, so render
2482  * capability related checks should use IS_GEN, while display and other checks
2483  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2484  * chips, etc.).
2485  */
2486 #define IS_GEN2(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(1)))
2487 #define IS_GEN3(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(2)))
2488 #define IS_GEN4(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(3)))
2489 #define IS_GEN5(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(4)))
2490 #define IS_GEN6(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(5)))
2491 #define IS_GEN7(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(6)))
2492 #define IS_GEN8(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(7)))
2493 #define IS_GEN9(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(8)))
2494 #define IS_GEN10(dev_priv)      (!!((dev_priv)->info.gen_mask & BIT(9)))
2495 #define IS_GEN11(dev_priv)      (!!((dev_priv)->info.gen_mask & BIT(10)))
2496
2497 #define IS_LP(dev_priv) (INTEL_INFO(dev_priv)->is_lp)
2498 #define IS_GEN9_LP(dev_priv)    (IS_GEN9(dev_priv) && IS_LP(dev_priv))
2499 #define IS_GEN9_BC(dev_priv)    (IS_GEN9(dev_priv) && !IS_LP(dev_priv))
2500
2501 #define ENGINE_MASK(id) BIT(id)
2502 #define RENDER_RING     ENGINE_MASK(RCS)
2503 #define BSD_RING        ENGINE_MASK(VCS)
2504 #define BLT_RING        ENGINE_MASK(BCS)
2505 #define VEBOX_RING      ENGINE_MASK(VECS)
2506 #define BSD2_RING       ENGINE_MASK(VCS2)
2507 #define BSD3_RING       ENGINE_MASK(VCS3)
2508 #define BSD4_RING       ENGINE_MASK(VCS4)
2509 #define VEBOX2_RING     ENGINE_MASK(VECS2)
2510 #define ALL_ENGINES     (~0)
2511
2512 #define HAS_ENGINE(dev_priv, id) \
2513         (!!((dev_priv)->info.ring_mask & ENGINE_MASK(id)))
2514
2515 #define HAS_BSD(dev_priv)       HAS_ENGINE(dev_priv, VCS)
2516 #define HAS_BSD2(dev_priv)      HAS_ENGINE(dev_priv, VCS2)
2517 #define HAS_BLT(dev_priv)       HAS_ENGINE(dev_priv, BCS)
2518 #define HAS_VEBOX(dev_priv)     HAS_ENGINE(dev_priv, VECS)
2519
2520 #define HAS_LEGACY_SEMAPHORES(dev_priv) IS_GEN7(dev_priv)
2521
2522 #define HAS_LLC(dev_priv)       ((dev_priv)->info.has_llc)
2523 #define HAS_SNOOP(dev_priv)     ((dev_priv)->info.has_snoop)
2524 #define HAS_EDRAM(dev_priv)     (!!((dev_priv)->edram_cap & EDRAM_ENABLED))
2525 #define HAS_WT(dev_priv)        ((IS_HASWELL(dev_priv) || \
2526                                  IS_BROADWELL(dev_priv)) && HAS_EDRAM(dev_priv))
2527
2528 #define HWS_NEEDS_PHYSICAL(dev_priv)    ((dev_priv)->info.hws_needs_physical)
2529
2530 #define HAS_LOGICAL_RING_CONTEXTS(dev_priv) \
2531                 ((dev_priv)->info.has_logical_ring_contexts)
2532 #define HAS_LOGICAL_RING_ELSQ(dev_priv) \
2533                 ((dev_priv)->info.has_logical_ring_elsq)
2534 #define HAS_LOGICAL_RING_PREEMPTION(dev_priv) \
2535                 ((dev_priv)->info.has_logical_ring_preemption)
2536
2537 #define HAS_EXECLISTS(dev_priv) HAS_LOGICAL_RING_CONTEXTS(dev_priv)
2538
2539 #define USES_PPGTT(dev_priv)            (i915_modparams.enable_ppgtt)
2540 #define USES_FULL_PPGTT(dev_priv)       (i915_modparams.enable_ppgtt >= 2)
2541 #define USES_FULL_48BIT_PPGTT(dev_priv) (i915_modparams.enable_ppgtt == 3)
2542 #define HAS_PAGE_SIZES(dev_priv, sizes) ({ \
2543         GEM_BUG_ON((sizes) == 0); \
2544         ((sizes) & ~(dev_priv)->info.page_sizes) == 0; \
2545 })
2546
2547 #define HAS_OVERLAY(dev_priv)            ((dev_priv)->info.has_overlay)
2548 #define OVERLAY_NEEDS_PHYSICAL(dev_priv) \
2549                 ((dev_priv)->info.overlay_needs_physical)
2550
2551 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2552 #define HAS_BROKEN_CS_TLB(dev_priv)     (IS_I830(dev_priv) || IS_I845G(dev_priv))
2553
2554 /* WaRsDisableCoarsePowerGating:skl,cnl */
2555 #define NEEDS_WaRsDisableCoarsePowerGating(dev_priv) \
2556         (IS_CANNONLAKE(dev_priv) || \
2557          IS_SKL_GT3(dev_priv) || IS_SKL_GT4(dev_priv))
2558
2559 #define HAS_GMBUS_IRQ(dev_priv) (INTEL_GEN(dev_priv) >= 4)
2560
2561 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2562  * rows, which changed the alignment requirements and fence programming.
2563  */
2564 #define HAS_128_BYTE_Y_TILING(dev_priv) (!IS_GEN2(dev_priv) && \
2565                                          !(IS_I915G(dev_priv) || \
2566                                          IS_I915GM(dev_priv)))
2567 #define SUPPORTS_TV(dev_priv)           ((dev_priv)->info.supports_tv)
2568 #define I915_HAS_HOTPLUG(dev_priv)      ((dev_priv)->info.has_hotplug)
2569
2570 #define HAS_FW_BLC(dev_priv)    (INTEL_GEN(dev_priv) > 2)
2571 #define HAS_FBC(dev_priv)       ((dev_priv)->info.has_fbc)
2572 #define HAS_CUR_FBC(dev_priv)   (!HAS_GMCH_DISPLAY(dev_priv) && INTEL_GEN(dev_priv) >= 7)
2573
2574 #define HAS_IPS(dev_priv)       (IS_HSW_ULT(dev_priv) || IS_BROADWELL(dev_priv))
2575
2576 #define HAS_DP_MST(dev_priv)    ((dev_priv)->info.has_dp_mst)
2577
2578 #define HAS_DDI(dev_priv)                ((dev_priv)->info.has_ddi)
2579 #define HAS_FPGA_DBG_UNCLAIMED(dev_priv) ((dev_priv)->info.has_fpga_dbg)
2580 #define HAS_PSR(dev_priv)                ((dev_priv)->info.has_psr)
2581
2582 #define HAS_RC6(dev_priv)                ((dev_priv)->info.has_rc6)
2583 #define HAS_RC6p(dev_priv)               ((dev_priv)->info.has_rc6p)
2584 #define HAS_RC6pp(dev_priv)              (false) /* HW was never validated */
2585
2586 #define HAS_CSR(dev_priv)       ((dev_priv)->info.has_csr)
2587
2588 #define HAS_RUNTIME_PM(dev_priv) ((dev_priv)->info.has_runtime_pm)
2589 #define HAS_64BIT_RELOC(dev_priv) ((dev_priv)->info.has_64bit_reloc)
2590
2591 #define HAS_IPC(dev_priv)                ((dev_priv)->info.has_ipc)
2592
2593 /*
2594  * For now, anything with a GuC requires uCode loading, and then supports
2595  * command submission once loaded. But these are logically independent
2596  * properties, so we have separate macros to test them.
2597  */
2598 #define HAS_GUC(dev_priv)       ((dev_priv)->info.has_guc)
2599 #define HAS_GUC_CT(dev_priv)    ((dev_priv)->info.has_guc_ct)
2600 #define HAS_GUC_UCODE(dev_priv) (HAS_GUC(dev_priv))
2601 #define HAS_GUC_SCHED(dev_priv) (HAS_GUC(dev_priv))
2602
2603 /* For now, anything with a GuC has also HuC */
2604 #define HAS_HUC(dev_priv)       (HAS_GUC(dev_priv))
2605 #define HAS_HUC_UCODE(dev_priv) (HAS_GUC(dev_priv))
2606
2607 /* Having a GuC is not the same as using a GuC */
2608 #define USES_GUC(dev_priv)              intel_uc_is_using_guc()
2609 #define USES_GUC_SUBMISSION(dev_priv)   intel_uc_is_using_guc_submission()
2610 #define USES_HUC(dev_priv)              intel_uc_is_using_huc()
2611
2612 #define HAS_RESOURCE_STREAMER(dev_priv) ((dev_priv)->info.has_resource_streamer)
2613
2614 #define HAS_POOLED_EU(dev_priv) ((dev_priv)->info.has_pooled_eu)
2615
2616 #define INTEL_PCH_DEVICE_ID_MASK                0xff80
2617 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2618 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2619 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2620 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2621 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2622 #define INTEL_PCH_WPT_DEVICE_ID_TYPE            0x8c80
2623 #define INTEL_PCH_WPT_LP_DEVICE_ID_TYPE         0x9c80
2624 #define INTEL_PCH_SPT_DEVICE_ID_TYPE            0xA100
2625 #define INTEL_PCH_SPT_LP_DEVICE_ID_TYPE         0x9D00
2626 #define INTEL_PCH_KBP_DEVICE_ID_TYPE            0xA280
2627 #define INTEL_PCH_CNP_DEVICE_ID_TYPE            0xA300
2628 #define INTEL_PCH_CNP_LP_DEVICE_ID_TYPE         0x9D80
2629 #define INTEL_PCH_ICP_DEVICE_ID_TYPE            0x3480
2630 #define INTEL_PCH_P2X_DEVICE_ID_TYPE            0x7100
2631 #define INTEL_PCH_P3X_DEVICE_ID_TYPE            0x7000
2632 #define INTEL_PCH_QEMU_DEVICE_ID_TYPE           0x2900 /* qemu q35 has 2918 */
2633
2634 #define INTEL_PCH_TYPE(dev_priv) ((dev_priv)->pch_type)
2635 #define INTEL_PCH_ID(dev_priv) ((dev_priv)->pch_id)
2636 #define HAS_PCH_ICP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_ICP)
2637 #define HAS_PCH_CNP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_CNP)
2638 #define HAS_PCH_CNP_LP(dev_priv) \
2639         (INTEL_PCH_ID(dev_priv) == INTEL_PCH_CNP_LP_DEVICE_ID_TYPE)
2640 #define HAS_PCH_KBP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_KBP)
2641 #define HAS_PCH_SPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_SPT)
2642 #define HAS_PCH_LPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_LPT)
2643 #define HAS_PCH_LPT_LP(dev_priv) \
2644         (INTEL_PCH_ID(dev_priv) == INTEL_PCH_LPT_LP_DEVICE_ID_TYPE || \
2645          INTEL_PCH_ID(dev_priv) == INTEL_PCH_WPT_LP_DEVICE_ID_TYPE)
2646 #define HAS_PCH_LPT_H(dev_priv) \
2647         (INTEL_PCH_ID(dev_priv) == INTEL_PCH_LPT_DEVICE_ID_TYPE || \
2648          INTEL_PCH_ID(dev_priv) == INTEL_PCH_WPT_DEVICE_ID_TYPE)
2649 #define HAS_PCH_CPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_CPT)
2650 #define HAS_PCH_IBX(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_IBX)
2651 #define HAS_PCH_NOP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_NOP)
2652 #define HAS_PCH_SPLIT(dev_priv) (INTEL_PCH_TYPE(dev_priv) != PCH_NONE)
2653
2654 #define HAS_GMCH_DISPLAY(dev_priv) ((dev_priv)->info.has_gmch_display)
2655
2656 #define HAS_LSPCON(dev_priv) (INTEL_GEN(dev_priv) >= 9)
2657
2658 /* DPF == dynamic parity feature */
2659 #define HAS_L3_DPF(dev_priv) ((dev_priv)->info.has_l3_dpf)
2660 #define NUM_L3_SLICES(dev_priv) (IS_HSW_GT3(dev_priv) ? \
2661                                  2 : HAS_L3_DPF(dev_priv))
2662
2663 #define GT_FREQUENCY_MULTIPLIER 50
2664 #define GEN9_FREQ_SCALER 3
2665
2666 #include "i915_trace.h"
2667
2668 static inline bool intel_vtd_active(void)
2669 {
2670 #ifdef CONFIG_INTEL_IOMMU
2671         if (intel_iommu_gfx_mapped)
2672                 return true;
2673 #endif
2674         return false;
2675 }
2676
2677 static inline bool intel_scanout_needs_vtd_wa(struct drm_i915_private *dev_priv)
2678 {
2679         return INTEL_GEN(dev_priv) >= 6 && intel_vtd_active();
2680 }
2681
2682 static inline bool
2683 intel_ggtt_update_needs_vtd_wa(struct drm_i915_private *dev_priv)
2684 {
2685         return IS_BROXTON(dev_priv) && intel_vtd_active();
2686 }
2687
2688 int intel_sanitize_enable_ppgtt(struct drm_i915_private *dev_priv,
2689                                 int enable_ppgtt);
2690
2691 /* i915_drv.c */
2692 void __printf(3, 4)
2693 __i915_printk(struct drm_i915_private *dev_priv, const char *level,
2694               const char *fmt, ...);
2695
2696 #define i915_report_error(dev_priv, fmt, ...)                              \
2697         __i915_printk(dev_priv, KERN_ERR, fmt, ##__VA_ARGS__)
2698
2699 #ifdef CONFIG_COMPAT
2700 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2701                               unsigned long arg);
2702 #else
2703 #define i915_compat_ioctl NULL
2704 #endif
2705 extern const struct dev_pm_ops i915_pm_ops;
2706
2707 extern int i915_driver_load(struct pci_dev *pdev,
2708                             const struct pci_device_id *ent);
2709 extern void i915_driver_unload(struct drm_device *dev);
2710 extern int intel_gpu_reset(struct drm_i915_private *dev_priv, u32 engine_mask);
2711 extern bool intel_has_gpu_reset(struct drm_i915_private *dev_priv);
2712
2713 extern void i915_reset(struct drm_i915_private *i915,
2714                        unsigned int stalled_mask,
2715                        const char *reason);
2716 extern int i915_reset_engine(struct intel_engine_cs *engine,
2717                              const char *reason);
2718
2719 extern bool intel_has_reset_engine(struct drm_i915_private *dev_priv);
2720 extern int intel_reset_guc(struct drm_i915_private *dev_priv);
2721 extern int intel_guc_reset_engine(struct intel_guc *guc,
2722                                   struct intel_engine_cs *engine);
2723 extern void intel_engine_init_hangcheck(struct intel_engine_cs *engine);
2724 extern void intel_hangcheck_init(struct drm_i915_private *dev_priv);
2725 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2726 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2727 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2728 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2729 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2730
2731 int intel_engines_init_mmio(struct drm_i915_private *dev_priv);
2732 int intel_engines_init(struct drm_i915_private *dev_priv);
2733
2734 u32 intel_calculate_mcr_s_ss_select(struct drm_i915_private *dev_priv);
2735
2736 /* intel_hotplug.c */
2737 void intel_hpd_irq_handler(struct drm_i915_private *dev_priv,
2738                            u32 pin_mask, u32 long_mask);
2739 void intel_hpd_init(struct drm_i915_private *dev_priv);
2740 void intel_hpd_init_work(struct drm_i915_private *dev_priv);
2741 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2742 enum port intel_hpd_pin_to_port(struct drm_i915_private *dev_priv,
2743                                 enum hpd_pin pin);
2744 enum hpd_pin intel_hpd_pin_default(struct drm_i915_private *dev_priv,
2745                                    enum port port);
2746 bool intel_hpd_disable(struct drm_i915_private *dev_priv, enum hpd_pin pin);
2747 void intel_hpd_enable(struct drm_i915_private *dev_priv, enum hpd_pin pin);
2748
2749 /* i915_irq.c */
2750 static inline void i915_queue_hangcheck(struct drm_i915_private *dev_priv)
2751 {
2752         unsigned long delay;
2753
2754         if (unlikely(!i915_modparams.enable_hangcheck))
2755                 return;
2756
2757         /* Don't continually defer the hangcheck so that it is always run at
2758          * least once after work has been scheduled on any ring. Otherwise,
2759          * we will ignore a hung ring if a second ring is kept busy.
2760          */
2761
2762         delay = round_jiffies_up_relative(DRM_I915_HANGCHECK_JIFFIES);
2763         queue_delayed_work(system_long_wq,
2764                            &dev_priv->gpu_error.hangcheck_work, delay);
2765 }
2766
2767 __printf(4, 5)
2768 void i915_handle_error(struct drm_i915_private *dev_priv,
2769                        u32 engine_mask,
2770                        unsigned long flags,
2771                        const char *fmt, ...);
2772 #define I915_ERROR_CAPTURE BIT(0)
2773
2774 extern void intel_irq_init(struct drm_i915_private *dev_priv);
2775 extern void intel_irq_fini(struct drm_i915_private *dev_priv);
2776 int intel_irq_install(struct drm_i915_private *dev_priv);
2777 void intel_irq_uninstall(struct drm_i915_private *dev_priv);
2778
2779 static inline bool intel_gvt_active(struct drm_i915_private *dev_priv)
2780 {
2781         return dev_priv->gvt;
2782 }
2783
2784 static inline bool intel_vgpu_active(struct drm_i915_private *dev_priv)
2785 {
2786         return dev_priv->vgpu.active;
2787 }
2788
2789 u32 i915_pipestat_enable_mask(struct drm_i915_private *dev_priv,
2790                               enum pipe pipe);
2791 void
2792 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2793                      u32 status_mask);
2794
2795 void
2796 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2797                       u32 status_mask);
2798
2799 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2800 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2801 void i915_hotplug_interrupt_update(struct drm_i915_private *dev_priv,
2802                                    uint32_t mask,
2803                                    uint32_t bits);
2804 void ilk_update_display_irq(struct drm_i915_private *dev_priv,
2805                             uint32_t interrupt_mask,
2806                             uint32_t enabled_irq_mask);
2807 static inline void
2808 ilk_enable_display_irq(struct drm_i915_private *dev_priv, uint32_t bits)
2809 {
2810         ilk_update_display_irq(dev_priv, bits, bits);
2811 }
2812 static inline void
2813 ilk_disable_display_irq(struct drm_i915_private *dev_priv, uint32_t bits)
2814 {
2815         ilk_update_display_irq(dev_priv, bits, 0);
2816 }
2817 void bdw_update_pipe_irq(struct drm_i915_private *dev_priv,
2818                          enum pipe pipe,
2819                          uint32_t interrupt_mask,
2820                          uint32_t enabled_irq_mask);
2821 static inline void bdw_enable_pipe_irq(struct drm_i915_private *dev_priv,
2822                                        enum pipe pipe, uint32_t bits)
2823 {
2824         bdw_update_pipe_irq(dev_priv, pipe, bits, bits);
2825 }
2826 static inline void bdw_disable_pipe_irq(struct drm_i915_private *dev_priv,
2827                                         enum pipe pipe, uint32_t bits)
2828 {
2829         bdw_update_pipe_irq(dev_priv, pipe, bits, 0);
2830 }
2831 void ibx_display_interrupt_update(struct drm_i915_private *dev_priv,
2832                                   uint32_t interrupt_mask,
2833                                   uint32_t enabled_irq_mask);
2834 static inline void
2835 ibx_enable_display_interrupt(struct drm_i915_private *dev_priv, uint32_t bits)
2836 {
2837         ibx_display_interrupt_update(dev_priv, bits, bits);
2838 }
2839 static inline void
2840 ibx_disable_display_interrupt(struct drm_i915_private *dev_priv, uint32_t bits)
2841 {
2842         ibx_display_interrupt_update(dev_priv, bits, 0);
2843 }
2844
2845 /* i915_gem.c */
2846 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2847                           struct drm_file *file_priv);
2848 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2849                          struct drm_file *file_priv);
2850 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2851                           struct drm_file *file_priv);
2852 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2853                         struct drm_file *file_priv);
2854 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2855                         struct drm_file *file_priv);
2856 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2857                               struct drm_file *file_priv);
2858 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2859                              struct drm_file *file_priv);
2860 int i915_gem_execbuffer_ioctl(struct drm_device *dev, void *data,
2861                               struct drm_file *file_priv);
2862 int i915_gem_execbuffer2_ioctl(struct drm_device *dev, void *data,
2863                                struct drm_file *file_priv);
2864 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2865                         struct drm_file *file_priv);
2866 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2867                                struct drm_file *file);
2868 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2869                                struct drm_file *file);
2870 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2871                             struct drm_file *file_priv);
2872 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2873                            struct drm_file *file_priv);
2874 int i915_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
2875                               struct drm_file *file_priv);
2876 int i915_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
2877                               struct drm_file *file_priv);
2878 int i915_gem_init_userptr(struct drm_i915_private *dev_priv);
2879 void i915_gem_cleanup_userptr(struct drm_i915_private *dev_priv);
2880 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2881                            struct drm_file *file);
2882 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2883                                 struct drm_file *file_priv);
2884 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2885                         struct drm_file *file_priv);
2886 void i915_gem_sanitize(struct drm_i915_private *i915);
2887 int i915_gem_init_early(struct drm_i915_private *dev_priv);
2888 void i915_gem_cleanup_early(struct drm_i915_private *dev_priv);
2889 void i915_gem_load_init_fences(struct drm_i915_private *dev_priv);
2890 int i915_gem_freeze(struct drm_i915_private *dev_priv);
2891 int i915_gem_freeze_late(struct drm_i915_private *dev_priv);
2892
2893 void *i915_gem_object_alloc(struct drm_i915_private *dev_priv);
2894 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2895 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2896                          const struct drm_i915_gem_object_ops *ops);
2897 struct drm_i915_gem_object *
2898 i915_gem_object_create(struct drm_i915_private *dev_priv, u64 size);
2899 struct drm_i915_gem_object *
2900 i915_gem_object_create_from_data(struct drm_i915_private *dev_priv,
2901                                  const void *data, size_t size);
2902 void i915_gem_close_object(struct drm_gem_object *gem, struct drm_file *file);
2903 void i915_gem_free_object(struct drm_gem_object *obj);
2904
2905 static inline void i915_gem_drain_freed_objects(struct drm_i915_private *i915)
2906 {
2907         if (!atomic_read(&i915->mm.free_count))
2908                 return;
2909
2910         /* A single pass should suffice to release all the freed objects (along
2911          * most call paths) , but be a little more paranoid in that freeing
2912          * the objects does take a little amount of time, during which the rcu
2913          * callbacks could have added new objects into the freed list, and
2914          * armed the work again.
2915          */
2916         do {
2917                 rcu_barrier();
2918         } while (flush_work(&i915->mm.free_work));
2919 }
2920
2921 static inline void i915_gem_drain_workqueue(struct drm_i915_private *i915)
2922 {
2923         /*
2924          * Similar to objects above (see i915_gem_drain_freed-objects), in
2925          * general we have workers that are armed by RCU and then rearm
2926          * themselves in their callbacks. To be paranoid, we need to
2927          * drain the workqueue a second time after waiting for the RCU
2928          * grace period so that we catch work queued via RCU from the first
2929          * pass. As neither drain_workqueue() nor flush_workqueue() report
2930          * a result, we make an assumption that we only don't require more
2931          * than 2 passes to catch all recursive RCU delayed work.
2932          *
2933          */
2934         int pass = 2;
2935         do {
2936                 rcu_barrier();
2937                 drain_workqueue(i915->wq);
2938         } while (--pass);
2939 }
2940
2941 struct i915_vma * __must_check
2942 i915_gem_object_ggtt_pin(struct drm_i915_gem_object *obj,
2943                          const struct i915_ggtt_view *view,
2944                          u64 size,
2945                          u64 alignment,
2946                          u64 flags);
2947
2948 int i915_gem_object_unbind(struct drm_i915_gem_object *obj);
2949 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2950
2951 void i915_gem_runtime_suspend(struct drm_i915_private *dev_priv);
2952
2953 static inline int __sg_page_count(const struct scatterlist *sg)
2954 {
2955         return sg->length >> PAGE_SHIFT;
2956 }
2957
2958 struct scatterlist *
2959 i915_gem_object_get_sg(struct drm_i915_gem_object *obj,
2960                        unsigned int n, unsigned int *offset);
2961
2962 struct page *
2963 i915_gem_object_get_page(struct drm_i915_gem_object *obj,
2964                          unsigned int n);
2965
2966 struct page *
2967 i915_gem_object_get_dirty_page(struct drm_i915_gem_object *obj,
2968                                unsigned int n);
2969
2970 dma_addr_t
2971 i915_gem_object_get_dma_address(struct drm_i915_gem_object *obj,
2972                                 unsigned long n);
2973
2974 void __i915_gem_object_set_pages(struct drm_i915_gem_object *obj,
2975                                  struct sg_table *pages,
2976                                  unsigned int sg_page_sizes);
2977 int __i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2978
2979 static inline int __must_check
2980 i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2981 {
2982         might_lock(&obj->mm.lock);
2983
2984         if (atomic_inc_not_zero(&obj->mm.pages_pin_count))
2985                 return 0;
2986
2987         return __i915_gem_object_get_pages(obj);
2988 }
2989
2990 static inline bool
2991 i915_gem_object_has_pages(struct drm_i915_gem_object *obj)
2992 {
2993         return !IS_ERR_OR_NULL(READ_ONCE(obj->mm.pages));
2994 }
2995
2996 static inline void
2997 __i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2998 {
2999         GEM_BUG_ON(!i915_gem_object_has_pages(obj));
3000
3001         atomic_inc(&obj->mm.pages_pin_count);
3002 }
3003
3004 static inline bool
3005 i915_gem_object_has_pinned_pages(struct drm_i915_gem_object *obj)
3006 {
3007         return atomic_read(&obj->mm.pages_pin_count);
3008 }
3009
3010 static inline void
3011 __i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
3012 {
3013         GEM_BUG_ON(!i915_gem_object_has_pages(obj));
3014         GEM_BUG_ON(!i915_gem_object_has_pinned_pages(obj));
3015
3016         atomic_dec(&obj->mm.pages_pin_count);
3017 }
3018
3019 static inline void
3020 i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
3021 {
3022         __i915_gem_object_unpin_pages(obj);
3023 }
3024
3025 enum i915_mm_subclass { /* lockdep subclass for obj->mm.lock */
3026         I915_MM_NORMAL = 0,
3027         I915_MM_SHRINKER
3028 };
3029
3030 void __i915_gem_object_put_pages(struct drm_i915_gem_object *obj,
3031                                  enum i915_mm_subclass subclass);
3032 void __i915_gem_object_invalidate(struct drm_i915_gem_object *obj);
3033
3034 enum i915_map_type {
3035         I915_MAP_WB = 0,
3036         I915_MAP_WC,
3037 #define I915_MAP_OVERRIDE BIT(31)
3038         I915_MAP_FORCE_WB = I915_MAP_WB | I915_MAP_OVERRIDE,
3039         I915_MAP_FORCE_WC = I915_MAP_WC | I915_MAP_OVERRIDE,
3040 };
3041
3042 /**
3043  * i915_gem_object_pin_map - return a contiguous mapping of the entire object
3044  * @obj: the object to map into kernel address space
3045  * @type: the type of mapping, used to select pgprot_t
3046  *
3047  * Calls i915_gem_object_pin_pages() to prevent reaping of the object's
3048  * pages and then returns a contiguous mapping of the backing storage into
3049  * the kernel address space. Based on the @type of mapping, the PTE will be
3050  * set to either WriteBack or WriteCombine (via pgprot_t).
3051  *
3052  * The caller is responsible for calling i915_gem_object_unpin_map() when the
3053  * mapping is no longer required.
3054  *
3055  * Returns the pointer through which to access the mapped object, or an
3056  * ERR_PTR() on error.
3057  */
3058 void *__must_check i915_gem_object_pin_map(struct drm_i915_gem_object *obj,
3059                                            enum i915_map_type type);
3060
3061 /**
3062  * i915_gem_object_unpin_map - releases an earlier mapping
3063  * @obj: the object to unmap
3064  *
3065  * After pinning the object and mapping its pages, once you are finished
3066  * with your access, call i915_gem_object_unpin_map() to release the pin
3067  * upon the mapping. Once the pin count reaches zero, that mapping may be
3068  * removed.
3069  */
3070 static inline void i915_gem_object_unpin_map(struct drm_i915_gem_object *obj)
3071 {
3072         i915_gem_object_unpin_pages(obj);
3073 }
3074
3075 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
3076                                     unsigned int *needs_clflush);
3077 int i915_gem_obj_prepare_shmem_write(struct drm_i915_gem_object *obj,
3078                                      unsigned int *needs_clflush);
3079 #define CLFLUSH_BEFORE  BIT(0)
3080 #define CLFLUSH_AFTER   BIT(1)
3081 #define CLFLUSH_FLAGS   (CLFLUSH_BEFORE | CLFLUSH_AFTER)
3082
3083 static inline void
3084 i915_gem_obj_finish_shmem_access(struct drm_i915_gem_object *obj)
3085 {
3086         i915_gem_object_unpin_pages(obj);
3087 }
3088
3089 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
3090 int i915_gem_dumb_create(struct drm_file *file_priv,
3091                          struct drm_device *dev,
3092                          struct drm_mode_create_dumb *args);
3093 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
3094                       uint32_t handle, uint64_t *offset);
3095 int i915_gem_mmap_gtt_version(void);
3096
3097 void i915_gem_track_fb(struct drm_i915_gem_object *old,
3098                        struct drm_i915_gem_object *new,
3099                        unsigned frontbuffer_bits);
3100
3101 int __must_check i915_gem_set_global_seqno(struct drm_device *dev, u32 seqno);
3102
3103 struct i915_request *
3104 i915_gem_find_active_request(struct intel_engine_cs *engine);
3105
3106 static inline bool i915_reset_backoff(struct i915_gpu_error *error)
3107 {
3108         return unlikely(test_bit(I915_RESET_BACKOFF, &error->flags));
3109 }
3110
3111 static inline bool i915_reset_handoff(struct i915_gpu_error *error)
3112 {
3113         return unlikely(test_bit(I915_RESET_HANDOFF, &error->flags));
3114 }
3115
3116 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
3117 {
3118         return unlikely(test_bit(I915_WEDGED, &error->flags));
3119 }
3120
3121 static inline bool i915_reset_backoff_or_wedged(struct i915_gpu_error *error)
3122 {
3123         return i915_reset_backoff(error) | i915_terminally_wedged(error);
3124 }
3125
3126 static inline u32 i915_reset_count(struct i915_gpu_error *error)
3127 {
3128         return READ_ONCE(error->reset_count);
3129 }
3130
3131 static inline u32 i915_reset_engine_count(struct i915_gpu_error *error,
3132                                           struct intel_engine_cs *engine)
3133 {
3134         return READ_ONCE(error->reset_engine_count[engine->id]);
3135 }
3136
3137 struct i915_request *
3138 i915_gem_reset_prepare_engine(struct intel_engine_cs *engine);
3139 int i915_gem_reset_prepare(struct drm_i915_private *dev_priv);
3140 void i915_gem_reset(struct drm_i915_private *dev_priv,
3141                     unsigned int stalled_mask);
3142 void i915_gem_reset_finish_engine(struct intel_engine_cs *engine);
3143 void i915_gem_reset_finish(struct drm_i915_private *dev_priv);
3144 void i915_gem_set_wedged(struct drm_i915_private *dev_priv);
3145 bool i915_gem_unset_wedged(struct drm_i915_private *dev_priv);
3146 void i915_gem_reset_engine(struct intel_engine_cs *engine,
3147                            struct i915_request *request,
3148                            bool stalled);
3149
3150 void i915_gem_init_mmio(struct drm_i915_private *i915);
3151 int __must_check i915_gem_init(struct drm_i915_private *dev_priv);
3152 int __must_check i915_gem_init_hw(struct drm_i915_private *dev_priv);
3153 void i915_gem_init_swizzling(struct drm_i915_private *dev_priv);
3154 void i915_gem_fini(struct drm_i915_private *dev_priv);
3155 void i915_gem_cleanup_engines(struct drm_i915_private *dev_priv);
3156 int i915_gem_wait_for_idle(struct drm_i915_private *dev_priv,
3157                            unsigned int flags, long timeout);
3158 int __must_check i915_gem_suspend(struct drm_i915_private *dev_priv);
3159 void i915_gem_suspend_late(struct drm_i915_private *dev_priv);
3160 void i915_gem_resume(struct drm_i915_private *dev_priv);
3161 vm_fault_t i915_gem_fault(struct vm_fault *vmf);
3162 int i915_gem_object_wait(struct drm_i915_gem_object *obj,
3163                          unsigned int flags,
3164                          long timeout,
3165                          struct intel_rps_client *rps);
3166 int i915_gem_object_wait_priority(struct drm_i915_gem_object *obj,
3167                                   unsigned int flags,
3168                                   const struct i915_sched_attr *attr);
3169 #define I915_PRIORITY_DISPLAY I915_PRIORITY_MAX
3170
3171 int __must_check
3172 i915_gem_object_set_to_wc_domain(struct drm_i915_gem_object *obj, bool write);
3173 int __must_check
3174 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj, bool write);
3175 int __must_check
3176 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
3177 struct i915_vma * __must_check
3178 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
3179                                      u32 alignment,
3180                                      const struct i915_ggtt_view *view,
3181                                      unsigned int flags);
3182 void i915_gem_object_unpin_from_display_plane(struct i915_vma *vma);
3183 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
3184                                 int align);
3185 int i915_gem_open(struct drm_i915_private *i915, struct drm_file *file);
3186 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
3187
3188 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
3189                                     enum i915_cache_level cache_level);
3190
3191 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
3192                                 struct dma_buf *dma_buf);
3193
3194 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
3195                                 struct drm_gem_object *gem_obj, int flags);
3196
3197 static inline struct i915_hw_ppgtt *
3198 i915_vm_to_ppgtt(struct i915_address_space *vm)
3199 {
3200         return container_of(vm, struct i915_hw_ppgtt, vm);
3201 }
3202
3203 /* i915_gem_fence_reg.c */
3204 struct drm_i915_fence_reg *
3205 i915_reserve_fence(struct drm_i915_private *dev_priv);
3206 void i915_unreserve_fence(struct drm_i915_fence_reg *fence);
3207
3208 void i915_gem_revoke_fences(struct drm_i915_private *dev_priv);
3209 void i915_gem_restore_fences(struct drm_i915_private *dev_priv);
3210
3211 void i915_gem_detect_bit_6_swizzle(struct drm_i915_private *dev_priv);
3212 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj,
3213                                        struct sg_table *pages);
3214 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj,
3215                                          struct sg_table *pages);
3216
3217 static inline struct i915_gem_context *
3218 __i915_gem_context_lookup_rcu(struct drm_i915_file_private *file_priv, u32 id)
3219 {
3220         return idr_find(&file_priv->context_idr, id);
3221 }
3222
3223 static inline struct i915_gem_context *
3224 i915_gem_context_lookup(struct drm_i915_file_private *file_priv, u32 id)
3225 {
3226         struct i915_gem_context *ctx;
3227
3228         rcu_read_lock();
3229         ctx = __i915_gem_context_lookup_rcu(file_priv, id);
3230         if (ctx && !kref_get_unless_zero(&ctx->ref))
3231                 ctx = NULL;
3232         rcu_read_unlock();
3233
3234         return ctx;
3235 }
3236
3237 int i915_perf_open_ioctl(struct drm_device *dev, void *data,
3238                          struct drm_file *file);
3239 int i915_perf_add_config_ioctl(struct drm_device *dev, void *data,
3240                                struct drm_file *file);
3241 int i915_perf_remove_config_ioctl(struct drm_device *dev, void *data,
3242                                   struct drm_file *file);
3243 void i915_oa_init_reg_state(struct intel_engine_cs *engine,
3244                             struct i915_gem_context *ctx,
3245                             uint32_t *reg_state);
3246
3247 /* i915_gem_evict.c */
3248 int __must_check i915_gem_evict_something(struct i915_address_space *vm,
3249                                           u64 min_size, u64 alignment,
3250                                           unsigned cache_level,
3251                                           u64 start, u64 end,
3252                                           unsigned flags);
3253 int __must_check i915_gem_evict_for_node(struct i915_address_space *vm,
3254                                          struct drm_mm_node *node,
3255                                          unsigned int flags);
3256 int i915_gem_evict_vm(struct i915_address_space *vm);
3257
3258 void i915_gem_flush_ggtt_writes(struct drm_i915_private *dev_priv);
3259
3260 /* belongs in i915_gem_gtt.h */
3261 static inline void i915_gem_chipset_flush(struct drm_i915_private *dev_priv)
3262 {
3263         wmb();
3264         if (INTEL_GEN(dev_priv) < 6)
3265                 intel_gtt_chipset_flush();
3266 }
3267
3268 /* i915_gem_stolen.c */
3269 int i915_gem_stolen_insert_node(struct drm_i915_private *dev_priv,
3270                                 struct drm_mm_node *node, u64 size,
3271                                 unsigned alignment);
3272 int i915_gem_stolen_insert_node_in_range(struct drm_i915_private *dev_priv,
3273                                          struct drm_mm_node *node, u64 size,
3274                                          unsigned alignment, u64 start,
3275                                          u64 end);
3276 void i915_gem_stolen_remove_node(struct drm_i915_private *dev_priv,
3277                                  struct drm_mm_node *node);
3278 int i915_gem_init_stolen(struct drm_i915_private *dev_priv);
3279 void i915_gem_cleanup_stolen(struct drm_device *dev);
3280 struct drm_i915_gem_object *
3281 i915_gem_object_create_stolen(struct drm_i915_private *dev_priv,
3282                               resource_size_t size);
3283 struct drm_i915_gem_object *
3284 i915_gem_object_create_stolen_for_preallocated(struct drm_i915_private *dev_priv,
3285                                                resource_size_t stolen_offset,
3286                                                resource_size_t gtt_offset,
3287                                                resource_size_t size);
3288
3289 /* i915_gem_internal.c */
3290 struct drm_i915_gem_object *
3291 i915_gem_object_create_internal(struct drm_i915_private *dev_priv,
3292                                 phys_addr_t size);
3293
3294 /* i915_gem_shrinker.c */
3295 unsigned long i915_gem_shrink(struct drm_i915_private *i915,
3296                               unsigned long target,
3297                               unsigned long *nr_scanned,
3298                               unsigned flags);
3299 #define I915_SHRINK_PURGEABLE 0x1
3300 #define I915_SHRINK_UNBOUND 0x2
3301 #define I915_SHRINK_BOUND 0x4
3302 #define I915_SHRINK_ACTIVE 0x8
3303 #define I915_SHRINK_VMAPS 0x10
3304 unsigned long i915_gem_shrink_all(struct drm_i915_private *i915);
3305 void i915_gem_shrinker_register(struct drm_i915_private *i915);
3306 void i915_gem_shrinker_unregister(struct drm_i915_private *i915);
3307
3308
3309 /* i915_gem_tiling.c */
3310 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
3311 {
3312         struct drm_i915_private *dev_priv = to_i915(obj->base.dev);
3313
3314         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
3315                 i915_gem_object_is_tiled(obj);
3316 }
3317
3318 u32 i915_gem_fence_size(struct drm_i915_private *dev_priv, u32 size,
3319                         unsigned int tiling, unsigned int stride);
3320 u32 i915_gem_fence_alignment(struct drm_i915_private *dev_priv, u32 size,
3321                              unsigned int tiling, unsigned int stride);
3322
3323 /* i915_debugfs.c */
3324 #ifdef CONFIG_DEBUG_FS
3325 int i915_debugfs_register(struct drm_i915_private *dev_priv);
3326 int i915_debugfs_connector_add(struct drm_connector *connector);
3327 void intel_display_crc_init(struct drm_i915_private *dev_priv);
3328 #else
3329 static inline int i915_debugfs_register(struct drm_i915_private *dev_priv) {return 0;}
3330 static inline int i915_debugfs_connector_add(struct drm_connector *connector)
3331 { return 0; }
3332 static inline void intel_display_crc_init(struct drm_i915_private *dev_priv) {}
3333 #endif
3334
3335 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
3336
3337 /* i915_cmd_parser.c */
3338 int i915_cmd_parser_get_version(struct drm_i915_private *dev_priv);
3339 void intel_engine_init_cmd_parser(struct intel_engine_cs *engine);
3340 void intel_engine_cleanup_cmd_parser(struct intel_engine_cs *engine);
3341 int intel_engine_cmd_parser(struct intel_engine_cs *engine,
3342                             struct drm_i915_gem_object *batch_obj,
3343                             struct drm_i915_gem_object *shadow_batch_obj,
3344                             u32 batch_start_offset,
3345                             u32 batch_len,
3346                             bool is_master);
3347
3348 /* i915_perf.c */
3349 extern void i915_perf_init(struct drm_i915_private *dev_priv);
3350 extern void i915_perf_fini(struct drm_i915_private *dev_priv);
3351 extern void i915_perf_register(struct drm_i915_private *dev_priv);
3352 extern void i915_perf_unregister(struct drm_i915_private *dev_priv);
3353
3354 /* i915_suspend.c */
3355 extern int i915_save_state(struct drm_i915_private *dev_priv);
3356 extern int i915_restore_state(struct drm_i915_private *dev_priv);
3357
3358 /* i915_sysfs.c */
3359 void i915_setup_sysfs(struct drm_i915_private *dev_priv);
3360 void i915_teardown_sysfs(struct drm_i915_private *dev_priv);
3361
3362 /* intel_lpe_audio.c */
3363 int  intel_lpe_audio_init(struct drm_i915_private *dev_priv);
3364 void intel_lpe_audio_teardown(struct drm_i915_private *dev_priv);
3365 void intel_lpe_audio_irq_handler(struct drm_i915_private *dev_priv);
3366 void intel_lpe_audio_notify(struct drm_i915_private *dev_priv,
3367                             enum pipe pipe, enum port port,
3368                             const void *eld, int ls_clock, bool dp_output);
3369
3370 /* intel_i2c.c */
3371 extern int intel_setup_gmbus(struct drm_i915_private *dev_priv);
3372 extern void intel_teardown_gmbus(struct drm_i915_private *dev_priv);
3373 extern bool intel_gmbus_is_valid_pin(struct drm_i915_private *dev_priv,
3374                                      unsigned int pin);
3375 extern int intel_gmbus_output_aksv(struct i2c_adapter *adapter);
3376
3377 extern struct i2c_adapter *
3378 intel_gmbus_get_adapter(struct drm_i915_private *dev_priv, unsigned int pin);
3379 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
3380 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
3381 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
3382 {
3383         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
3384 }
3385 extern void intel_i2c_reset(struct drm_i915_private *dev_priv);
3386
3387 /* intel_bios.c */
3388 void intel_bios_init(struct drm_i915_private *dev_priv);
3389 void intel_bios_cleanup(struct drm_i915_private *dev_priv);
3390 bool intel_bios_is_valid_vbt(const void *buf, size_t size);
3391 bool intel_bios_is_tv_present(struct drm_i915_private *dev_priv);
3392 bool intel_bios_is_lvds_present(struct drm_i915_private *dev_priv, u8 *i2c_pin);
3393 bool intel_bios_is_port_present(struct drm_i915_private *dev_priv, enum port port);
3394 bool intel_bios_is_port_edp(struct drm_i915_private *dev_priv, enum port port);
3395 bool intel_bios_is_port_dp_dual_mode(struct drm_i915_private *dev_priv, enum port port);
3396 bool intel_bios_is_dsi_present(struct drm_i915_private *dev_priv, enum port *port);
3397 bool intel_bios_is_port_hpd_inverted(struct drm_i915_private *dev_priv,
3398                                      enum port port);
3399 bool intel_bios_is_lspcon_present(struct drm_i915_private *dev_priv,
3400                                 enum port port);
3401
3402 /* intel_acpi.c */