f4751b383858b4fc6559699b9ed23f79a4388c3c
[muen/linux.git] / drivers / gpu / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include <uapi/drm/i915_drm.h>
34 #include <uapi/drm/drm_fourcc.h>
35
36 #include <linux/io-mapping.h>
37 #include <linux/i2c.h>
38 #include <linux/i2c-algo-bit.h>
39 #include <linux/backlight.h>
40 #include <linux/hash.h>
41 #include <linux/intel-iommu.h>
42 #include <linux/kref.h>
43 #include <linux/mm_types.h>
44 #include <linux/perf_event.h>
45 #include <linux/pm_qos.h>
46 #include <linux/reservation.h>
47 #include <linux/shmem_fs.h>
48
49 #include <drm/drmP.h>
50 #include <drm/intel-gtt.h>
51 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
52 #include <drm/drm_gem.h>
53 #include <drm/drm_auth.h>
54 #include <drm/drm_cache.h>
55
56 #include "i915_params.h"
57 #include "i915_reg.h"
58 #include "i915_utils.h"
59
60 #include "intel_bios.h"
61 #include "intel_device_info.h"
62 #include "intel_display.h"
63 #include "intel_dpll_mgr.h"
64 #include "intel_lrc.h"
65 #include "intel_opregion.h"
66 #include "intel_ringbuffer.h"
67 #include "intel_uncore.h"
68 #include "intel_wopcm.h"
69 #include "intel_uc.h"
70
71 #include "i915_gem.h"
72 #include "i915_gem_context.h"
73 #include "i915_gem_fence_reg.h"
74 #include "i915_gem_object.h"
75 #include "i915_gem_gtt.h"
76 #include "i915_gpu_error.h"
77 #include "i915_request.h"
78 #include "i915_scheduler.h"
79 #include "i915_timeline.h"
80 #include "i915_vma.h"
81
82 #include "intel_gvt.h"
83
84 /* General customization:
85  */
86
87 #define DRIVER_NAME             "i915"
88 #define DRIVER_DESC             "Intel Graphics"
89 #define DRIVER_DATE             "20180620"
90 #define DRIVER_TIMESTAMP        1529529048
91
92 /* Use I915_STATE_WARN(x) and I915_STATE_WARN_ON() (rather than WARN() and
93  * WARN_ON()) for hw state sanity checks to check for unexpected conditions
94  * which may not necessarily be a user visible problem.  This will either
95  * WARN() or DRM_ERROR() depending on the verbose_checks moduleparam, to
96  * enable distros and users to tailor their preferred amount of i915 abrt
97  * spam.
98  */
99 #define I915_STATE_WARN(condition, format...) ({                        \
100         int __ret_warn_on = !!(condition);                              \
101         if (unlikely(__ret_warn_on))                                    \
102                 if (!WARN(i915_modparams.verbose_state_checks, format)) \
103                         DRM_ERROR(format);                              \
104         unlikely(__ret_warn_on);                                        \
105 })
106
107 #define I915_STATE_WARN_ON(x)                                           \
108         I915_STATE_WARN((x), "%s", "WARN_ON(" __stringify(x) ")")
109
110 #if IS_ENABLED(CONFIG_DRM_I915_DEBUG)
111
112 bool __i915_inject_load_failure(const char *func, int line);
113 #define i915_inject_load_failure() \
114         __i915_inject_load_failure(__func__, __LINE__)
115
116 bool i915_error_injected(void);
117
118 #else
119
120 #define i915_inject_load_failure() false
121 #define i915_error_injected() false
122
123 #endif
124
125 #define i915_load_error(i915, fmt, ...)                                  \
126         __i915_printk(i915, i915_error_injected() ? KERN_DEBUG : KERN_ERR, \
127                       fmt, ##__VA_ARGS__)
128
129 typedef struct {
130         uint32_t val;
131 } uint_fixed_16_16_t;
132
133 #define FP_16_16_MAX ({ \
134         uint_fixed_16_16_t fp; \
135         fp.val = UINT_MAX; \
136         fp; \
137 })
138
139 static inline bool is_fixed16_zero(uint_fixed_16_16_t val)
140 {
141         if (val.val == 0)
142                 return true;
143         return false;
144 }
145
146 static inline uint_fixed_16_16_t u32_to_fixed16(uint32_t val)
147 {
148         uint_fixed_16_16_t fp;
149
150         WARN_ON(val > U16_MAX);
151
152         fp.val = val << 16;
153         return fp;
154 }
155
156 static inline uint32_t fixed16_to_u32_round_up(uint_fixed_16_16_t fp)
157 {
158         return DIV_ROUND_UP(fp.val, 1 << 16);
159 }
160
161 static inline uint32_t fixed16_to_u32(uint_fixed_16_16_t fp)
162 {
163         return fp.val >> 16;
164 }
165
166 static inline uint_fixed_16_16_t min_fixed16(uint_fixed_16_16_t min1,
167                                                  uint_fixed_16_16_t min2)
168 {
169         uint_fixed_16_16_t min;
170
171         min.val = min(min1.val, min2.val);
172         return min;
173 }
174
175 static inline uint_fixed_16_16_t max_fixed16(uint_fixed_16_16_t max1,
176                                                  uint_fixed_16_16_t max2)
177 {
178         uint_fixed_16_16_t max;
179
180         max.val = max(max1.val, max2.val);
181         return max;
182 }
183
184 static inline uint_fixed_16_16_t clamp_u64_to_fixed16(uint64_t val)
185 {
186         uint_fixed_16_16_t fp;
187         WARN_ON(val > U32_MAX);
188         fp.val = (uint32_t) val;
189         return fp;
190 }
191
192 static inline uint32_t div_round_up_fixed16(uint_fixed_16_16_t val,
193                                             uint_fixed_16_16_t d)
194 {
195         return DIV_ROUND_UP(val.val, d.val);
196 }
197
198 static inline uint32_t mul_round_up_u32_fixed16(uint32_t val,
199                                                 uint_fixed_16_16_t mul)
200 {
201         uint64_t intermediate_val;
202
203         intermediate_val = (uint64_t) val * mul.val;
204         intermediate_val = DIV_ROUND_UP_ULL(intermediate_val, 1 << 16);
205         WARN_ON(intermediate_val > U32_MAX);
206         return (uint32_t) intermediate_val;
207 }
208
209 static inline uint_fixed_16_16_t mul_fixed16(uint_fixed_16_16_t val,
210                                              uint_fixed_16_16_t mul)
211 {
212         uint64_t intermediate_val;
213
214         intermediate_val = (uint64_t) val.val * mul.val;
215         intermediate_val = intermediate_val >> 16;
216         return clamp_u64_to_fixed16(intermediate_val);
217 }
218
219 static inline uint_fixed_16_16_t div_fixed16(uint32_t val, uint32_t d)
220 {
221         uint64_t interm_val;
222
223         interm_val = (uint64_t)val << 16;
224         interm_val = DIV_ROUND_UP_ULL(interm_val, d);
225         return clamp_u64_to_fixed16(interm_val);
226 }
227
228 static inline uint32_t div_round_up_u32_fixed16(uint32_t val,
229                                                 uint_fixed_16_16_t d)
230 {
231         uint64_t interm_val;
232
233         interm_val = (uint64_t)val << 16;
234         interm_val = DIV_ROUND_UP_ULL(interm_val, d.val);
235         WARN_ON(interm_val > U32_MAX);
236         return (uint32_t) interm_val;
237 }
238
239 static inline uint_fixed_16_16_t mul_u32_fixed16(uint32_t val,
240                                                      uint_fixed_16_16_t mul)
241 {
242         uint64_t intermediate_val;
243
244         intermediate_val = (uint64_t) val * mul.val;
245         return clamp_u64_to_fixed16(intermediate_val);
246 }
247
248 static inline uint_fixed_16_16_t add_fixed16(uint_fixed_16_16_t add1,
249                                              uint_fixed_16_16_t add2)
250 {
251         uint64_t interm_sum;
252
253         interm_sum = (uint64_t) add1.val + add2.val;
254         return clamp_u64_to_fixed16(interm_sum);
255 }
256
257 static inline uint_fixed_16_16_t add_fixed16_u32(uint_fixed_16_16_t add1,
258                                                  uint32_t add2)
259 {
260         uint64_t interm_sum;
261         uint_fixed_16_16_t interm_add2 = u32_to_fixed16(add2);
262
263         interm_sum = (uint64_t) add1.val + interm_add2.val;
264         return clamp_u64_to_fixed16(interm_sum);
265 }
266
267 enum hpd_pin {
268         HPD_NONE = 0,
269         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
270         HPD_CRT,
271         HPD_SDVO_B,
272         HPD_SDVO_C,
273         HPD_PORT_A,
274         HPD_PORT_B,
275         HPD_PORT_C,
276         HPD_PORT_D,
277         HPD_PORT_E,
278         HPD_PORT_F,
279         HPD_NUM_PINS
280 };
281
282 #define for_each_hpd_pin(__pin) \
283         for ((__pin) = (HPD_NONE + 1); (__pin) < HPD_NUM_PINS; (__pin)++)
284
285 #define HPD_STORM_DEFAULT_THRESHOLD 5
286
287 struct i915_hotplug {
288         struct work_struct hotplug_work;
289
290         struct {
291                 unsigned long last_jiffies;
292                 int count;
293                 enum {
294                         HPD_ENABLED = 0,
295                         HPD_DISABLED = 1,
296                         HPD_MARK_DISABLED = 2
297                 } state;
298         } stats[HPD_NUM_PINS];
299         u32 event_bits;
300         struct delayed_work reenable_work;
301
302         struct intel_digital_port *irq_port[I915_MAX_PORTS];
303         u32 long_port_mask;
304         u32 short_port_mask;
305         struct work_struct dig_port_work;
306
307         struct work_struct poll_init_work;
308         bool poll_enabled;
309
310         unsigned int hpd_storm_threshold;
311
312         /*
313          * if we get a HPD irq from DP and a HPD irq from non-DP
314          * the non-DP HPD could block the workqueue on a mode config
315          * mutex getting, that userspace may have taken. However
316          * userspace is waiting on the DP workqueue to run which is
317          * blocked behind the non-DP one.
318          */
319         struct workqueue_struct *dp_wq;
320 };
321
322 #define I915_GEM_GPU_DOMAINS \
323         (I915_GEM_DOMAIN_RENDER | \
324          I915_GEM_DOMAIN_SAMPLER | \
325          I915_GEM_DOMAIN_COMMAND | \
326          I915_GEM_DOMAIN_INSTRUCTION | \
327          I915_GEM_DOMAIN_VERTEX)
328
329 struct drm_i915_private;
330 struct i915_mm_struct;
331 struct i915_mmu_object;
332
333 struct drm_i915_file_private {
334         struct drm_i915_private *dev_priv;
335         struct drm_file *file;
336
337         struct {
338                 spinlock_t lock;
339                 struct list_head request_list;
340 /* 20ms is a fairly arbitrary limit (greater than the average frame time)
341  * chosen to prevent the CPU getting more than a frame ahead of the GPU
342  * (when using lax throttling for the frontbuffer). We also use it to
343  * offer free GPU waitboosts for severely congested workloads.
344  */
345 #define DRM_I915_THROTTLE_JIFFIES msecs_to_jiffies(20)
346         } mm;
347         struct idr context_idr;
348
349         struct intel_rps_client {
350                 atomic_t boosts;
351         } rps_client;
352
353         unsigned int bsd_engine;
354
355 /*
356  * Every context ban increments per client ban score. Also
357  * hangs in short succession increments ban score. If ban threshold
358  * is reached, client is considered banned and submitting more work
359  * will fail. This is a stop gap measure to limit the badly behaving
360  * clients access to gpu. Note that unbannable contexts never increment
361  * the client ban score.
362  */
363 #define I915_CLIENT_SCORE_HANG_FAST     1
364 #define   I915_CLIENT_FAST_HANG_JIFFIES (60 * HZ)
365 #define I915_CLIENT_SCORE_CONTEXT_BAN   3
366 #define I915_CLIENT_SCORE_BANNED        9
367         /** ban_score: Accumulated score of all ctx bans and fast hangs. */
368         atomic_t ban_score;
369         unsigned long hang_timestamp;
370 };
371
372 /* Interface history:
373  *
374  * 1.1: Original.
375  * 1.2: Add Power Management
376  * 1.3: Add vblank support
377  * 1.4: Fix cmdbuffer path, add heap destroy
378  * 1.5: Add vblank pipe configuration
379  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
380  *      - Support vertical blank on secondary display pipe
381  */
382 #define DRIVER_MAJOR            1
383 #define DRIVER_MINOR            6
384 #define DRIVER_PATCHLEVEL       0
385
386 struct intel_overlay;
387 struct intel_overlay_error_state;
388
389 struct sdvo_device_mapping {
390         u8 initialized;
391         u8 dvo_port;
392         u8 slave_addr;
393         u8 dvo_wiring;
394         u8 i2c_pin;
395         u8 ddc_pin;
396 };
397
398 struct intel_connector;
399 struct intel_encoder;
400 struct intel_atomic_state;
401 struct intel_crtc_state;
402 struct intel_initial_plane_config;
403 struct intel_crtc;
404 struct intel_limit;
405 struct dpll;
406 struct intel_cdclk_state;
407
408 struct drm_i915_display_funcs {
409         void (*get_cdclk)(struct drm_i915_private *dev_priv,
410                           struct intel_cdclk_state *cdclk_state);
411         void (*set_cdclk)(struct drm_i915_private *dev_priv,
412                           const struct intel_cdclk_state *cdclk_state);
413         int (*get_fifo_size)(struct drm_i915_private *dev_priv,
414                              enum i9xx_plane_id i9xx_plane);
415         int (*compute_pipe_wm)(struct intel_crtc_state *cstate);
416         int (*compute_intermediate_wm)(struct drm_device *dev,
417                                        struct intel_crtc *intel_crtc,
418                                        struct intel_crtc_state *newstate);
419         void (*initial_watermarks)(struct intel_atomic_state *state,
420                                    struct intel_crtc_state *cstate);
421         void (*atomic_update_watermarks)(struct intel_atomic_state *state,
422                                          struct intel_crtc_state *cstate);
423         void (*optimize_watermarks)(struct intel_atomic_state *state,
424                                     struct intel_crtc_state *cstate);
425         int (*compute_global_watermarks)(struct drm_atomic_state *state);
426         void (*update_wm)(struct intel_crtc *crtc);
427         int (*modeset_calc_cdclk)(struct drm_atomic_state *state);
428         /* Returns the active state of the crtc, and if the crtc is active,
429          * fills out the pipe-config with the hw state. */
430         bool (*get_pipe_config)(struct intel_crtc *,
431                                 struct intel_crtc_state *);
432         void (*get_initial_plane_config)(struct intel_crtc *,
433                                          struct intel_initial_plane_config *);
434         int (*crtc_compute_clock)(struct intel_crtc *crtc,
435                                   struct intel_crtc_state *crtc_state);
436         void (*crtc_enable)(struct intel_crtc_state *pipe_config,
437                             struct drm_atomic_state *old_state);
438         void (*crtc_disable)(struct intel_crtc_state *old_crtc_state,
439                              struct drm_atomic_state *old_state);
440         void (*update_crtcs)(struct drm_atomic_state *state);
441         void (*audio_codec_enable)(struct intel_encoder *encoder,
442                                    const struct intel_crtc_state *crtc_state,
443                                    const struct drm_connector_state *conn_state);
444         void (*audio_codec_disable)(struct intel_encoder *encoder,
445                                     const struct intel_crtc_state *old_crtc_state,
446                                     const struct drm_connector_state *old_conn_state);
447         void (*fdi_link_train)(struct intel_crtc *crtc,
448                                const struct intel_crtc_state *crtc_state);
449         void (*init_clock_gating)(struct drm_i915_private *dev_priv);
450         void (*hpd_irq_setup)(struct drm_i915_private *dev_priv);
451         /* clock updates for mode set */
452         /* cursor updates */
453         /* render clock increase/decrease */
454         /* display clock increase/decrease */
455         /* pll clock increase/decrease */
456
457         void (*load_csc_matrix)(struct drm_crtc_state *crtc_state);
458         void (*load_luts)(struct drm_crtc_state *crtc_state);
459 };
460
461 #define CSR_VERSION(major, minor)       ((major) << 16 | (minor))
462 #define CSR_VERSION_MAJOR(version)      ((version) >> 16)
463 #define CSR_VERSION_MINOR(version)      ((version) & 0xffff)
464
465 struct intel_csr {
466         struct work_struct work;
467         const char *fw_path;
468         uint32_t *dmc_payload;
469         uint32_t dmc_fw_size;
470         uint32_t version;
471         uint32_t mmio_count;
472         i915_reg_t mmioaddr[8];
473         uint32_t mmiodata[8];
474         uint32_t dc_state;
475         uint32_t allowed_dc_mask;
476 };
477
478 enum i915_cache_level {
479         I915_CACHE_NONE = 0,
480         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
481         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
482                               caches, eg sampler/render caches, and the
483                               large Last-Level-Cache. LLC is coherent with
484                               the CPU, but L3 is only visible to the GPU. */
485         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
486 };
487
488 #define I915_COLOR_UNEVICTABLE (-1) /* a non-vma sharing the address space */
489
490 enum fb_op_origin {
491         ORIGIN_GTT,
492         ORIGIN_CPU,
493         ORIGIN_CS,
494         ORIGIN_FLIP,
495         ORIGIN_DIRTYFB,
496 };
497
498 struct intel_fbc {
499         /* This is always the inner lock when overlapping with struct_mutex and
500          * it's the outer lock when overlapping with stolen_lock. */
501         struct mutex lock;
502         unsigned threshold;
503         unsigned int possible_framebuffer_bits;
504         unsigned int busy_bits;
505         unsigned int visible_pipes_mask;
506         struct intel_crtc *crtc;
507
508         struct drm_mm_node compressed_fb;
509         struct drm_mm_node *compressed_llb;
510
511         bool false_color;
512
513         bool enabled;
514         bool active;
515
516         bool underrun_detected;
517         struct work_struct underrun_work;
518
519         /*
520          * Due to the atomic rules we can't access some structures without the
521          * appropriate locking, so we cache information here in order to avoid
522          * these problems.
523          */
524         struct intel_fbc_state_cache {
525                 struct i915_vma *vma;
526                 unsigned long flags;
527
528                 struct {
529                         unsigned int mode_flags;
530                         uint32_t hsw_bdw_pixel_rate;
531                 } crtc;
532
533                 struct {
534                         unsigned int rotation;
535                         int src_w;
536                         int src_h;
537                         bool visible;
538                         /*
539                          * Display surface base address adjustement for
540                          * pageflips. Note that on gen4+ this only adjusts up
541                          * to a tile, offsets within a tile are handled in
542                          * the hw itself (with the TILEOFF register).
543                          */
544                         int adjusted_x;
545                         int adjusted_y;
546
547                         int y;
548                 } plane;
549
550                 struct {
551                         const struct drm_format_info *format;
552                         unsigned int stride;
553                 } fb;
554         } state_cache;
555
556         /*
557          * This structure contains everything that's relevant to program the
558          * hardware registers. When we want to figure out if we need to disable
559          * and re-enable FBC for a new configuration we just check if there's
560          * something different in the struct. The genx_fbc_activate functions
561          * are supposed to read from it in order to program the registers.
562          */
563         struct intel_fbc_reg_params {
564                 struct i915_vma *vma;
565                 unsigned long flags;
566
567                 struct {
568                         enum pipe pipe;
569                         enum i9xx_plane_id i9xx_plane;
570                         unsigned int fence_y_offset;
571                 } crtc;
572
573                 struct {
574                         const struct drm_format_info *format;
575                         unsigned int stride;
576                 } fb;
577
578                 int cfb_size;
579                 unsigned int gen9_wa_cfb_stride;
580         } params;
581
582         struct intel_fbc_work {
583                 bool scheduled;
584                 u64 scheduled_vblank;
585                 struct work_struct work;
586         } work;
587
588         const char *no_fbc_reason;
589 };
590
591 /*
592  * HIGH_RR is the highest eDP panel refresh rate read from EDID
593  * LOW_RR is the lowest eDP panel refresh rate found from EDID
594  * parsing for same resolution.
595  */
596 enum drrs_refresh_rate_type {
597         DRRS_HIGH_RR,
598         DRRS_LOW_RR,
599         DRRS_MAX_RR, /* RR count */
600 };
601
602 enum drrs_support_type {
603         DRRS_NOT_SUPPORTED = 0,
604         STATIC_DRRS_SUPPORT = 1,
605         SEAMLESS_DRRS_SUPPORT = 2
606 };
607
608 struct intel_dp;
609 struct i915_drrs {
610         struct mutex mutex;
611         struct delayed_work work;
612         struct intel_dp *dp;
613         unsigned busy_frontbuffer_bits;
614         enum drrs_refresh_rate_type refresh_rate_type;
615         enum drrs_support_type type;
616 };
617
618 struct i915_psr {
619         struct mutex lock;
620         bool sink_support;
621         struct intel_dp *enabled;
622         bool active;
623         struct work_struct work;
624         unsigned busy_frontbuffer_bits;
625         bool sink_psr2_support;
626         bool link_standby;
627         bool colorimetry_support;
628         bool alpm;
629         bool psr2_enabled;
630         u8 sink_sync_latency;
631         bool debug;
632         ktime_t last_entry_attempt;
633         ktime_t last_exit;
634
635         void (*enable_source)(struct intel_dp *,
636                               const struct intel_crtc_state *);
637         void (*disable_source)(struct intel_dp *,
638                                const struct intel_crtc_state *);
639         void (*enable_sink)(struct intel_dp *);
640         void (*activate)(struct intel_dp *);
641         void (*setup_vsc)(struct intel_dp *, const struct intel_crtc_state *);
642 };
643
644 enum intel_pch {
645         PCH_NONE = 0,   /* No PCH present */
646         PCH_IBX,        /* Ibexpeak PCH */
647         PCH_CPT,        /* Cougarpoint/Pantherpoint PCH */
648         PCH_LPT,        /* Lynxpoint/Wildcatpoint PCH */
649         PCH_SPT,        /* Sunrisepoint PCH */
650         PCH_KBP,        /* Kaby Lake PCH */
651         PCH_CNP,        /* Cannon Lake PCH */
652         PCH_ICP,        /* Ice Lake PCH */
653         PCH_NOP,        /* PCH without south display */
654 };
655
656 enum intel_sbi_destination {
657         SBI_ICLK,
658         SBI_MPHY,
659 };
660
661 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
662 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
663 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
664 #define QUIRK_PIN_SWIZZLED_PAGES (1<<5)
665 #define QUIRK_INCREASE_T12_DELAY (1<<6)
666
667 struct intel_fbdev;
668 struct intel_fbc_work;
669
670 struct intel_gmbus {
671         struct i2c_adapter adapter;
672 #define GMBUS_FORCE_BIT_RETRY (1U << 31)
673         u32 force_bit;
674         u32 reg0;
675         i915_reg_t gpio_reg;
676         struct i2c_algo_bit_data bit_algo;
677         struct drm_i915_private *dev_priv;
678 };
679
680 struct i915_suspend_saved_registers {
681         u32 saveDSPARB;
682         u32 saveFBC_CONTROL;
683         u32 saveCACHE_MODE_0;
684         u32 saveMI_ARB_STATE;
685         u32 saveSWF0[16];
686         u32 saveSWF1[16];
687         u32 saveSWF3[3];
688         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
689         u32 savePCH_PORT_HOTPLUG;
690         u16 saveGCDGMBUS;
691 };
692
693 struct vlv_s0ix_state {
694         /* GAM */
695         u32 wr_watermark;
696         u32 gfx_prio_ctrl;
697         u32 arb_mode;
698         u32 gfx_pend_tlb0;
699         u32 gfx_pend_tlb1;
700         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
701         u32 media_max_req_count;
702         u32 gfx_max_req_count;
703         u32 render_hwsp;
704         u32 ecochk;
705         u32 bsd_hwsp;
706         u32 blt_hwsp;
707         u32 tlb_rd_addr;
708
709         /* MBC */
710         u32 g3dctl;
711         u32 gsckgctl;
712         u32 mbctl;
713
714         /* GCP */
715         u32 ucgctl1;
716         u32 ucgctl3;
717         u32 rcgctl1;
718         u32 rcgctl2;
719         u32 rstctl;
720         u32 misccpctl;
721
722         /* GPM */
723         u32 gfxpause;
724         u32 rpdeuhwtc;
725         u32 rpdeuc;
726         u32 ecobus;
727         u32 pwrdwnupctl;
728         u32 rp_down_timeout;
729         u32 rp_deucsw;
730         u32 rcubmabdtmr;
731         u32 rcedata;
732         u32 spare2gh;
733
734         /* Display 1 CZ domain */
735         u32 gt_imr;
736         u32 gt_ier;
737         u32 pm_imr;
738         u32 pm_ier;
739         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
740
741         /* GT SA CZ domain */
742         u32 tilectl;
743         u32 gt_fifoctl;
744         u32 gtlc_wake_ctrl;
745         u32 gtlc_survive;
746         u32 pmwgicz;
747
748         /* Display 2 CZ domain */
749         u32 gu_ctl0;
750         u32 gu_ctl1;
751         u32 pcbr;
752         u32 clock_gate_dis2;
753 };
754
755 struct intel_rps_ei {
756         ktime_t ktime;
757         u32 render_c0;
758         u32 media_c0;
759 };
760
761 struct intel_rps {
762         /*
763          * work, interrupts_enabled and pm_iir are protected by
764          * dev_priv->irq_lock
765          */
766         struct work_struct work;
767         bool interrupts_enabled;
768         u32 pm_iir;
769
770         /* PM interrupt bits that should never be masked */
771         u32 pm_intrmsk_mbz;
772
773         /* Frequencies are stored in potentially platform dependent multiples.
774          * In other words, *_freq needs to be multiplied by X to be interesting.
775          * Soft limits are those which are used for the dynamic reclocking done
776          * by the driver (raise frequencies under heavy loads, and lower for
777          * lighter loads). Hard limits are those imposed by the hardware.
778          *
779          * A distinction is made for overclocking, which is never enabled by
780          * default, and is considered to be above the hard limit if it's
781          * possible at all.
782          */
783         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
784         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
785         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
786         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
787         u8 min_freq;            /* AKA RPn. Minimum frequency */
788         u8 boost_freq;          /* Frequency to request when wait boosting */
789         u8 idle_freq;           /* Frequency to request when we are idle */
790         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
791         u8 rp1_freq;            /* "less than" RP0 power/freqency */
792         u8 rp0_freq;            /* Non-overclocked max frequency. */
793         u16 gpll_ref_freq;      /* vlv/chv GPLL reference frequency */
794
795         u8 up_threshold; /* Current %busy required to uplock */
796         u8 down_threshold; /* Current %busy required to downclock */
797
798         int last_adj;
799         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
800
801         bool enabled;
802         atomic_t num_waiters;
803         atomic_t boosts;
804
805         /* manual wa residency calculations */
806         struct intel_rps_ei ei;
807 };
808
809 struct intel_rc6 {
810         bool enabled;
811         u64 prev_hw_residency[4];
812         u64 cur_residency[4];
813 };
814
815 struct intel_llc_pstate {
816         bool enabled;
817 };
818
819 struct intel_gen6_power_mgmt {
820         struct intel_rps rps;
821         struct intel_rc6 rc6;
822         struct intel_llc_pstate llc_pstate;
823 };
824
825 /* defined intel_pm.c */
826 extern spinlock_t mchdev_lock;
827
828 struct intel_ilk_power_mgmt {
829         u8 cur_delay;
830         u8 min_delay;
831         u8 max_delay;
832         u8 fmax;
833         u8 fstart;
834
835         u64 last_count1;
836         unsigned long last_time1;
837         unsigned long chipset_power;
838         u64 last_count2;
839         u64 last_time2;
840         unsigned long gfx_power;
841         u8 corr;
842
843         int c_m;
844         int r_t;
845 };
846
847 struct drm_i915_private;
848 struct i915_power_well;
849
850 struct i915_power_well_ops {
851         /*
852          * Synchronize the well's hw state to match the current sw state, for
853          * example enable/disable it based on the current refcount. Called
854          * during driver init and resume time, possibly after first calling
855          * the enable/disable handlers.
856          */
857         void (*sync_hw)(struct drm_i915_private *dev_priv,
858                         struct i915_power_well *power_well);
859         /*
860          * Enable the well and resources that depend on it (for example
861          * interrupts located on the well). Called after the 0->1 refcount
862          * transition.
863          */
864         void (*enable)(struct drm_i915_private *dev_priv,
865                        struct i915_power_well *power_well);
866         /*
867          * Disable the well and resources that depend on it. Called after
868          * the 1->0 refcount transition.
869          */
870         void (*disable)(struct drm_i915_private *dev_priv,
871                         struct i915_power_well *power_well);
872         /* Returns the hw enabled state. */
873         bool (*is_enabled)(struct drm_i915_private *dev_priv,
874                            struct i915_power_well *power_well);
875 };
876
877 /* Power well structure for haswell */
878 struct i915_power_well {
879         const char *name;
880         bool always_on;
881         /* power well enable/disable usage count */
882         int count;
883         /* cached hw enabled state */
884         bool hw_enabled;
885         u64 domains;
886         /* unique identifier for this power well */
887         enum i915_power_well_id id;
888         /*
889          * Arbitraty data associated with this power well. Platform and power
890          * well specific.
891          */
892         union {
893                 struct {
894                         enum dpio_phy phy;
895                 } bxt;
896                 struct {
897                         /* Mask of pipes whose IRQ logic is backed by the pw */
898                         u8 irq_pipe_mask;
899                         /* The pw is backing the VGA functionality */
900                         bool has_vga:1;
901                         bool has_fuses:1;
902                 } hsw;
903         };
904         const struct i915_power_well_ops *ops;
905 };
906
907 struct i915_power_domains {
908         /*
909          * Power wells needed for initialization at driver init and suspend
910          * time are on. They are kept on until after the first modeset.
911          */
912         bool init_power_on;
913         bool initializing;
914         int power_well_count;
915
916         struct mutex lock;
917         int domain_use_count[POWER_DOMAIN_NUM];
918         struct i915_power_well *power_wells;
919 };
920
921 #define MAX_L3_SLICES 2
922 struct intel_l3_parity {
923         u32 *remap_info[MAX_L3_SLICES];
924         struct work_struct error_work;
925         int which_slice;
926 };
927
928 struct i915_gem_mm {
929         /** Memory allocator for GTT stolen memory */
930         struct drm_mm stolen;
931         /** Protects the usage of the GTT stolen memory allocator. This is
932          * always the inner lock when overlapping with struct_mutex. */
933         struct mutex stolen_lock;
934
935         /* Protects bound_list/unbound_list and #drm_i915_gem_object.mm.link */
936         spinlock_t obj_lock;
937
938         /** List of all objects in gtt_space. Used to restore gtt
939          * mappings on resume */
940         struct list_head bound_list;
941         /**
942          * List of objects which are not bound to the GTT (thus
943          * are idle and not used by the GPU). These objects may or may
944          * not actually have any pages attached.
945          */
946         struct list_head unbound_list;
947
948         /** List of all objects in gtt_space, currently mmaped by userspace.
949          * All objects within this list must also be on bound_list.
950          */
951         struct list_head userfault_list;
952
953         /**
954          * List of objects which are pending destruction.
955          */
956         struct llist_head free_list;
957         struct work_struct free_work;
958         spinlock_t free_lock;
959         /**
960          * Count of objects pending destructions. Used to skip needlessly
961          * waiting on an RCU barrier if no objects are waiting to be freed.
962          */
963         atomic_t free_count;
964
965         /**
966          * Small stash of WC pages
967          */
968         struct pagevec wc_stash;
969
970         /**
971          * tmpfs instance used for shmem backed objects
972          */
973         struct vfsmount *gemfs;
974
975         /** PPGTT used for aliasing the PPGTT with the GTT */
976         struct i915_hw_ppgtt *aliasing_ppgtt;
977
978         struct notifier_block oom_notifier;
979         struct notifier_block vmap_notifier;
980         struct shrinker shrinker;
981
982         /** LRU list of objects with fence regs on them. */
983         struct list_head fence_list;
984
985         /**
986          * Workqueue to fault in userptr pages, flushed by the execbuf
987          * when required but otherwise left to userspace to try again
988          * on EAGAIN.
989          */
990         struct workqueue_struct *userptr_wq;
991
992         u64 unordered_timeline;
993
994         /* the indicator for dispatch video commands on two BSD rings */
995         atomic_t bsd_engine_dispatch_index;
996
997         /** Bit 6 swizzling required for X tiling */
998         uint32_t bit_6_swizzle_x;
999         /** Bit 6 swizzling required for Y tiling */
1000         uint32_t bit_6_swizzle_y;
1001
1002         /* accounting, useful for userland debugging */
1003         spinlock_t object_stat_lock;
1004         u64 object_memory;
1005         u32 object_count;
1006 };
1007
1008 #define I915_IDLE_ENGINES_TIMEOUT (200) /* in ms */
1009
1010 #define I915_RESET_TIMEOUT (10 * HZ) /* 10s */
1011 #define I915_FENCE_TIMEOUT (10 * HZ) /* 10s */
1012
1013 #define I915_ENGINE_DEAD_TIMEOUT  (4 * HZ)  /* Seqno, head and subunits dead */
1014 #define I915_SEQNO_DEAD_TIMEOUT   (12 * HZ) /* Seqno dead with active head */
1015
1016 #define I915_ENGINE_WEDGED_TIMEOUT  (60 * HZ)  /* Reset but no recovery? */
1017
1018 enum modeset_restore {
1019         MODESET_ON_LID_OPEN,
1020         MODESET_DONE,
1021         MODESET_SUSPENDED,
1022 };
1023
1024 #define DP_AUX_A 0x40
1025 #define DP_AUX_B 0x10
1026 #define DP_AUX_C 0x20
1027 #define DP_AUX_D 0x30
1028 #define DP_AUX_E 0x50
1029 #define DP_AUX_F 0x60
1030
1031 #define DDC_PIN_B  0x05
1032 #define DDC_PIN_C  0x04
1033 #define DDC_PIN_D  0x06
1034
1035 struct ddi_vbt_port_info {
1036         int max_tmds_clock;
1037
1038         /*
1039          * This is an index in the HDMI/DVI DDI buffer translation table.
1040          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1041          * populate this field.
1042          */
1043 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1044         uint8_t hdmi_level_shift;
1045
1046         uint8_t supports_dvi:1;
1047         uint8_t supports_hdmi:1;
1048         uint8_t supports_dp:1;
1049         uint8_t supports_edp:1;
1050
1051         uint8_t alternate_aux_channel;
1052         uint8_t alternate_ddc_pin;
1053
1054         uint8_t dp_boost_level;
1055         uint8_t hdmi_boost_level;
1056         int dp_max_link_rate;           /* 0 for not limited by VBT */
1057 };
1058
1059 enum psr_lines_to_wait {
1060         PSR_0_LINES_TO_WAIT = 0,
1061         PSR_1_LINE_TO_WAIT,
1062         PSR_4_LINES_TO_WAIT,
1063         PSR_8_LINES_TO_WAIT
1064 };
1065
1066 struct intel_vbt_data {
1067         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1068         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1069
1070         /* Feature bits */
1071         unsigned int int_tv_support:1;
1072         unsigned int lvds_dither:1;
1073         unsigned int int_crt_support:1;
1074         unsigned int lvds_use_ssc:1;
1075         unsigned int int_lvds_support:1;
1076         unsigned int display_clock_mode:1;
1077         unsigned int fdi_rx_polarity_inverted:1;
1078         unsigned int panel_type:4;
1079         int lvds_ssc_freq;
1080         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1081
1082         enum drrs_support_type drrs_type;
1083
1084         struct {
1085                 int rate;
1086                 int lanes;
1087                 int preemphasis;
1088                 int vswing;
1089                 bool low_vswing;
1090                 bool initialized;
1091                 int bpp;
1092                 struct edp_power_seq pps;
1093         } edp;
1094
1095         struct {
1096                 bool enable;
1097                 bool full_link;
1098                 bool require_aux_wakeup;
1099                 int idle_frames;
1100                 enum psr_lines_to_wait lines_to_wait;
1101                 int tp1_wakeup_time_us;
1102                 int tp2_tp3_wakeup_time_us;
1103         } psr;
1104
1105         struct {
1106                 u16 pwm_freq_hz;
1107                 bool present;
1108                 bool active_low_pwm;
1109                 u8 min_brightness;      /* min_brightness/255 of max */
1110                 u8 controller;          /* brightness controller number */
1111                 enum intel_backlight_type type;
1112         } backlight;
1113
1114         /* MIPI DSI */
1115         struct {
1116                 u16 panel_id;
1117                 struct mipi_config *config;
1118                 struct mipi_pps_data *pps;
1119                 u16 bl_ports;
1120                 u16 cabc_ports;
1121                 u8 seq_version;
1122                 u32 size;
1123                 u8 *data;
1124                 const u8 *sequence[MIPI_SEQ_MAX];
1125                 u8 *deassert_seq; /* Used by fixup_mipi_sequences() */
1126         } dsi;
1127
1128         int crt_ddc_pin;
1129
1130         int child_dev_num;
1131         struct child_device_config *child_dev;
1132
1133         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1134         struct sdvo_device_mapping sdvo_mappings[2];
1135 };
1136
1137 enum intel_ddb_partitioning {
1138         INTEL_DDB_PART_1_2,
1139         INTEL_DDB_PART_5_6, /* IVB+ */
1140 };
1141
1142 struct intel_wm_level {
1143         bool enable;
1144         uint32_t pri_val;
1145         uint32_t spr_val;
1146         uint32_t cur_val;
1147         uint32_t fbc_val;
1148 };
1149
1150 struct ilk_wm_values {
1151         uint32_t wm_pipe[3];
1152         uint32_t wm_lp[3];
1153         uint32_t wm_lp_spr[3];
1154         uint32_t wm_linetime[3];
1155         bool enable_fbc_wm;
1156         enum intel_ddb_partitioning partitioning;
1157 };
1158
1159 struct g4x_pipe_wm {
1160         uint16_t plane[I915_MAX_PLANES];
1161         uint16_t fbc;
1162 };
1163
1164 struct g4x_sr_wm {
1165         uint16_t plane;
1166         uint16_t cursor;
1167         uint16_t fbc;
1168 };
1169
1170 struct vlv_wm_ddl_values {
1171         uint8_t plane[I915_MAX_PLANES];
1172 };
1173
1174 struct vlv_wm_values {
1175         struct g4x_pipe_wm pipe[3];
1176         struct g4x_sr_wm sr;
1177         struct vlv_wm_ddl_values ddl[3];
1178         uint8_t level;
1179         bool cxsr;
1180 };
1181
1182 struct g4x_wm_values {
1183         struct g4x_pipe_wm pipe[2];
1184         struct g4x_sr_wm sr;
1185         struct g4x_sr_wm hpll;
1186         bool cxsr;
1187         bool hpll_en;
1188         bool fbc_en;
1189 };
1190
1191 struct skl_ddb_entry {
1192         uint16_t start, end;    /* in number of blocks, 'end' is exclusive */
1193 };
1194
1195 static inline uint16_t skl_ddb_entry_size(const struct skl_ddb_entry *entry)
1196 {
1197         return entry->end - entry->start;
1198 }
1199
1200 static inline bool skl_ddb_entry_equal(const struct skl_ddb_entry *e1,
1201                                        const struct skl_ddb_entry *e2)
1202 {
1203         if (e1->start == e2->start && e1->end == e2->end)
1204                 return true;
1205
1206         return false;
1207 }
1208
1209 struct skl_ddb_allocation {
1210         /* packed/y */
1211         struct skl_ddb_entry plane[I915_MAX_PIPES][I915_MAX_PLANES];
1212         struct skl_ddb_entry uv_plane[I915_MAX_PIPES][I915_MAX_PLANES];
1213         u8 enabled_slices; /* GEN11 has configurable 2 slices */
1214 };
1215
1216 struct skl_ddb_values {
1217         unsigned dirty_pipes;
1218         struct skl_ddb_allocation ddb;
1219 };
1220
1221 struct skl_wm_level {
1222         bool plane_en;
1223         uint16_t plane_res_b;
1224         uint8_t plane_res_l;
1225 };
1226
1227 /* Stores plane specific WM parameters */
1228 struct skl_wm_params {
1229         bool x_tiled, y_tiled;
1230         bool rc_surface;
1231         bool is_planar;
1232         uint32_t width;
1233         uint8_t cpp;
1234         uint32_t plane_pixel_rate;
1235         uint32_t y_min_scanlines;
1236         uint32_t plane_bytes_per_line;
1237         uint_fixed_16_16_t plane_blocks_per_line;
1238         uint_fixed_16_16_t y_tile_minimum;
1239         uint32_t linetime_us;
1240         uint32_t dbuf_block_size;
1241 };
1242
1243 /*
1244  * This struct helps tracking the state needed for runtime PM, which puts the
1245  * device in PCI D3 state. Notice that when this happens, nothing on the
1246  * graphics device works, even register access, so we don't get interrupts nor
1247  * anything else.
1248  *
1249  * Every piece of our code that needs to actually touch the hardware needs to
1250  * either call intel_runtime_pm_get or call intel_display_power_get with the
1251  * appropriate power domain.
1252  *
1253  * Our driver uses the autosuspend delay feature, which means we'll only really
1254  * suspend if we stay with zero refcount for a certain amount of time. The
1255  * default value is currently very conservative (see intel_runtime_pm_enable), but
1256  * it can be changed with the standard runtime PM files from sysfs.
1257  *
1258  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1259  * goes back to false exactly before we reenable the IRQs. We use this variable
1260  * to check if someone is trying to enable/disable IRQs while they're supposed
1261  * to be disabled. This shouldn't happen and we'll print some error messages in
1262  * case it happens.
1263  *
1264  * For more, read the Documentation/power/runtime_pm.txt.
1265  */
1266 struct i915_runtime_pm {
1267         atomic_t wakeref_count;
1268         bool suspended;
1269         bool irqs_enabled;
1270 };
1271
1272 enum intel_pipe_crc_source {
1273         INTEL_PIPE_CRC_SOURCE_NONE,
1274         INTEL_PIPE_CRC_SOURCE_PLANE1,
1275         INTEL_PIPE_CRC_SOURCE_PLANE2,
1276         INTEL_PIPE_CRC_SOURCE_PF,
1277         INTEL_PIPE_CRC_SOURCE_PIPE,
1278         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1279         INTEL_PIPE_CRC_SOURCE_TV,
1280         INTEL_PIPE_CRC_SOURCE_DP_B,
1281         INTEL_PIPE_CRC_SOURCE_DP_C,
1282         INTEL_PIPE_CRC_SOURCE_DP_D,
1283         INTEL_PIPE_CRC_SOURCE_AUTO,
1284         INTEL_PIPE_CRC_SOURCE_MAX,
1285 };
1286
1287 struct intel_pipe_crc_entry {
1288         uint32_t frame;
1289         uint32_t crc[5];
1290 };
1291
1292 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1293 struct intel_pipe_crc {
1294         spinlock_t lock;
1295         bool opened;            /* exclusive access to the result file */
1296         struct intel_pipe_crc_entry *entries;
1297         enum intel_pipe_crc_source source;
1298         int head, tail;
1299         wait_queue_head_t wq;
1300         int skipped;
1301 };
1302
1303 struct i915_frontbuffer_tracking {
1304         spinlock_t lock;
1305
1306         /*
1307          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1308          * scheduled flips.
1309          */
1310         unsigned busy_bits;
1311         unsigned flip_bits;
1312 };
1313
1314 struct i915_wa_reg {
1315         u32 addr;
1316         u32 value;
1317         /* bitmask representing WA bits */
1318         u32 mask;
1319 };
1320
1321 #define I915_MAX_WA_REGS 16
1322
1323 struct i915_workarounds {
1324         struct i915_wa_reg reg[I915_MAX_WA_REGS];
1325         u32 count;
1326 };
1327
1328 struct i915_virtual_gpu {
1329         bool active;
1330         u32 caps;
1331 };
1332
1333 /* used in computing the new watermarks state */
1334 struct intel_wm_config {
1335         unsigned int num_pipes_active;
1336         bool sprites_enabled;
1337         bool sprites_scaled;
1338 };
1339
1340 struct i915_oa_format {
1341         u32 format;
1342         int size;
1343 };
1344
1345 struct i915_oa_reg {
1346         i915_reg_t addr;
1347         u32 value;
1348 };
1349
1350 struct i915_oa_config {
1351         char uuid[UUID_STRING_LEN + 1];
1352         int id;
1353
1354         const struct i915_oa_reg *mux_regs;
1355         u32 mux_regs_len;
1356         const struct i915_oa_reg *b_counter_regs;
1357         u32 b_counter_regs_len;
1358         const struct i915_oa_reg *flex_regs;
1359         u32 flex_regs_len;
1360
1361         struct attribute_group sysfs_metric;
1362         struct attribute *attrs[2];
1363         struct device_attribute sysfs_metric_id;
1364
1365         atomic_t ref_count;
1366 };
1367
1368 struct i915_perf_stream;
1369
1370 /**
1371  * struct i915_perf_stream_ops - the OPs to support a specific stream type
1372  */
1373 struct i915_perf_stream_ops {
1374         /**
1375          * @enable: Enables the collection of HW samples, either in response to
1376          * `I915_PERF_IOCTL_ENABLE` or implicitly called when stream is opened
1377          * without `I915_PERF_FLAG_DISABLED`.
1378          */
1379         void (*enable)(struct i915_perf_stream *stream);
1380
1381         /**
1382          * @disable: Disables the collection of HW samples, either in response
1383          * to `I915_PERF_IOCTL_DISABLE` or implicitly called before destroying
1384          * the stream.
1385          */
1386         void (*disable)(struct i915_perf_stream *stream);
1387
1388         /**
1389          * @poll_wait: Call poll_wait, passing a wait queue that will be woken
1390          * once there is something ready to read() for the stream
1391          */
1392         void (*poll_wait)(struct i915_perf_stream *stream,
1393                           struct file *file,
1394                           poll_table *wait);
1395
1396         /**
1397          * @wait_unlocked: For handling a blocking read, wait until there is
1398          * something to ready to read() for the stream. E.g. wait on the same
1399          * wait queue that would be passed to poll_wait().
1400          */
1401         int (*wait_unlocked)(struct i915_perf_stream *stream);
1402
1403         /**
1404          * @read: Copy buffered metrics as records to userspace
1405          * **buf**: the userspace, destination buffer
1406          * **count**: the number of bytes to copy, requested by userspace
1407          * **offset**: zero at the start of the read, updated as the read
1408          * proceeds, it represents how many bytes have been copied so far and
1409          * the buffer offset for copying the next record.
1410          *
1411          * Copy as many buffered i915 perf samples and records for this stream
1412          * to userspace as will fit in the given buffer.
1413          *
1414          * Only write complete records; returning -%ENOSPC if there isn't room
1415          * for a complete record.
1416          *
1417          * Return any error condition that results in a short read such as
1418          * -%ENOSPC or -%EFAULT, even though these may be squashed before
1419          * returning to userspace.
1420          */
1421         int (*read)(struct i915_perf_stream *stream,
1422                     char __user *buf,
1423                     size_t count,
1424                     size_t *offset);
1425
1426         /**
1427          * @destroy: Cleanup any stream specific resources.
1428          *
1429          * The stream will always be disabled before this is called.
1430          */
1431         void (*destroy)(struct i915_perf_stream *stream);
1432 };
1433
1434 /**
1435  * struct i915_perf_stream - state for a single open stream FD
1436  */
1437 struct i915_perf_stream {
1438         /**
1439          * @dev_priv: i915 drm device
1440          */
1441         struct drm_i915_private *dev_priv;
1442
1443         /**
1444          * @link: Links the stream into ``&drm_i915_private->streams``
1445          */
1446         struct list_head link;
1447
1448         /**
1449          * @sample_flags: Flags representing the `DRM_I915_PERF_PROP_SAMPLE_*`
1450          * properties given when opening a stream, representing the contents
1451          * of a single sample as read() by userspace.
1452          */
1453         u32 sample_flags;
1454
1455         /**
1456          * @sample_size: Considering the configured contents of a sample
1457          * combined with the required header size, this is the total size
1458          * of a single sample record.
1459          */
1460         int sample_size;
1461
1462         /**
1463          * @ctx: %NULL if measuring system-wide across all contexts or a
1464          * specific context that is being monitored.
1465          */
1466         struct i915_gem_context *ctx;
1467
1468         /**
1469          * @enabled: Whether the stream is currently enabled, considering
1470          * whether the stream was opened in a disabled state and based
1471          * on `I915_PERF_IOCTL_ENABLE` and `I915_PERF_IOCTL_DISABLE` calls.
1472          */
1473         bool enabled;
1474
1475         /**
1476          * @ops: The callbacks providing the implementation of this specific
1477          * type of configured stream.
1478          */
1479         const struct i915_perf_stream_ops *ops;
1480
1481         /**
1482          * @oa_config: The OA configuration used by the stream.
1483          */
1484         struct i915_oa_config *oa_config;
1485 };
1486
1487 /**
1488  * struct i915_oa_ops - Gen specific implementation of an OA unit stream
1489  */
1490 struct i915_oa_ops {
1491         /**
1492          * @is_valid_b_counter_reg: Validates register's address for
1493          * programming boolean counters for a particular platform.
1494          */
1495         bool (*is_valid_b_counter_reg)(struct drm_i915_private *dev_priv,
1496                                        u32 addr);
1497
1498         /**
1499          * @is_valid_mux_reg: Validates register's address for programming mux
1500          * for a particular platform.
1501          */
1502         bool (*is_valid_mux_reg)(struct drm_i915_private *dev_priv, u32 addr);
1503
1504         /**
1505          * @is_valid_flex_reg: Validates register's address for programming
1506          * flex EU filtering for a particular platform.
1507          */
1508         bool (*is_valid_flex_reg)(struct drm_i915_private *dev_priv, u32 addr);
1509
1510         /**
1511          * @init_oa_buffer: Resets the head and tail pointers of the
1512          * circular buffer for periodic OA reports.
1513          *
1514          * Called when first opening a stream for OA metrics, but also may be
1515          * called in response to an OA buffer overflow or other error
1516          * condition.
1517          *
1518          * Note it may be necessary to clear the full OA buffer here as part of
1519          * maintaining the invariable that new reports must be written to
1520          * zeroed memory for us to be able to reliable detect if an expected
1521          * report has not yet landed in memory.  (At least on Haswell the OA
1522          * buffer tail pointer is not synchronized with reports being visible
1523          * to the CPU)
1524          */
1525         void (*init_oa_buffer)(struct drm_i915_private *dev_priv);
1526
1527         /**
1528          * @enable_metric_set: Selects and applies any MUX configuration to set
1529          * up the Boolean and Custom (B/C) counters that are part of the
1530          * counter reports being sampled. May apply system constraints such as
1531          * disabling EU clock gating as required.
1532          */
1533         int (*enable_metric_set)(struct drm_i915_private *dev_priv,
1534                                  const struct i915_oa_config *oa_config);
1535
1536         /**
1537          * @disable_metric_set: Remove system constraints associated with using
1538          * the OA unit.
1539          */
1540         void (*disable_metric_set)(struct drm_i915_private *dev_priv);
1541
1542         /**
1543          * @oa_enable: Enable periodic sampling
1544          */
1545         void (*oa_enable)(struct drm_i915_private *dev_priv);
1546
1547         /**
1548          * @oa_disable: Disable periodic sampling
1549          */
1550         void (*oa_disable)(struct drm_i915_private *dev_priv);
1551
1552         /**
1553          * @read: Copy data from the circular OA buffer into a given userspace
1554          * buffer.
1555          */
1556         int (*read)(struct i915_perf_stream *stream,
1557                     char __user *buf,
1558                     size_t count,
1559                     size_t *offset);
1560
1561         /**
1562          * @oa_hw_tail_read: read the OA tail pointer register
1563          *
1564          * In particular this enables us to share all the fiddly code for
1565          * handling the OA unit tail pointer race that affects multiple
1566          * generations.
1567          */
1568         u32 (*oa_hw_tail_read)(struct drm_i915_private *dev_priv);
1569 };
1570
1571 struct intel_cdclk_state {
1572         unsigned int cdclk, vco, ref, bypass;
1573         u8 voltage_level;
1574 };
1575
1576 struct drm_i915_private {
1577         struct drm_device drm;
1578
1579         struct kmem_cache *objects;
1580         struct kmem_cache *vmas;
1581         struct kmem_cache *luts;
1582         struct kmem_cache *requests;
1583         struct kmem_cache *dependencies;
1584         struct kmem_cache *priorities;
1585
1586         const struct intel_device_info info;
1587         struct intel_driver_caps caps;
1588
1589         /**
1590          * Data Stolen Memory - aka "i915 stolen memory" gives us the start and
1591          * end of stolen which we can optionally use to create GEM objects
1592          * backed by stolen memory. Note that stolen_usable_size tells us
1593          * exactly how much of this we are actually allowed to use, given that
1594          * some portion of it is in fact reserved for use by hardware functions.
1595          */
1596         struct resource dsm;
1597         /**
1598          * Reseved portion of Data Stolen Memory
1599          */
1600         struct resource dsm_reserved;
1601
1602         /*
1603          * Stolen memory is segmented in hardware with different portions
1604          * offlimits to certain functions.
1605          *
1606          * The drm_mm is initialised to the total accessible range, as found
1607          * from the PCI config. On Broadwell+, this is further restricted to
1608          * avoid the first page! The upper end of stolen memory is reserved for
1609          * hardware functions and similarly removed from the accessible range.
1610          */
1611         resource_size_t stolen_usable_size;     /* Total size minus reserved ranges */
1612
1613         void __iomem *regs;
1614
1615         struct intel_uncore uncore;
1616
1617         struct i915_virtual_gpu vgpu;
1618
1619         struct intel_gvt *gvt;
1620
1621         struct intel_wopcm wopcm;
1622
1623         struct intel_huc huc;
1624         struct intel_guc guc;
1625
1626         struct intel_csr csr;
1627
1628         struct intel_gmbus gmbus[GMBUS_NUM_PINS];
1629
1630         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1631          * controller on different i2c buses. */
1632         struct mutex gmbus_mutex;
1633
1634         /**
1635          * Base address of the gmbus and gpio block.
1636          */
1637         uint32_t gpio_mmio_base;
1638
1639         /* MMIO base address for MIPI regs */
1640         uint32_t mipi_mmio_base;
1641
1642         uint32_t psr_mmio_base;
1643
1644         uint32_t pps_mmio_base;
1645
1646         wait_queue_head_t gmbus_wait_queue;
1647
1648         struct pci_dev *bridge_dev;
1649         struct intel_engine_cs *engine[I915_NUM_ENGINES];
1650         /* Context used internally to idle the GPU and setup initial state */
1651         struct i915_gem_context *kernel_context;
1652         /* Context only to be used for injecting preemption commands */
1653         struct i915_gem_context *preempt_context;
1654         struct intel_engine_cs *engine_class[MAX_ENGINE_CLASS + 1]
1655                                             [MAX_ENGINE_INSTANCE + 1];
1656
1657         struct drm_dma_handle *status_page_dmah;
1658         struct resource mch_res;
1659
1660         /* protects the irq masks */
1661         spinlock_t irq_lock;
1662
1663         bool display_irqs_enabled;
1664
1665         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1666         struct pm_qos_request pm_qos;
1667
1668         /* Sideband mailbox protection */
1669         struct mutex sb_lock;
1670
1671         /** Cached value of IMR to avoid reads in updating the bitfield */
1672         union {
1673                 u32 irq_mask;
1674                 u32 de_irq_mask[I915_MAX_PIPES];
1675         };
1676         u32 gt_irq_mask;
1677         u32 pm_imr;
1678         u32 pm_ier;
1679         u32 pm_rps_events;
1680         u32 pm_guc_events;
1681         u32 pipestat_irq_mask[I915_MAX_PIPES];
1682
1683         struct i915_hotplug hotplug;
1684         struct intel_fbc fbc;
1685         struct i915_drrs drrs;
1686         struct intel_opregion opregion;
1687         struct intel_vbt_data vbt;
1688
1689         bool preserve_bios_swizzle;
1690
1691         /* overlay */
1692         struct intel_overlay *overlay;
1693
1694         /* backlight registers and fields in struct intel_panel */
1695         struct mutex backlight_lock;
1696
1697         /* LVDS info */
1698         bool no_aux_handshake;
1699
1700         /* protects panel power sequencer state */
1701         struct mutex pps_mutex;
1702
1703         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1704         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1705
1706         unsigned int fsb_freq, mem_freq, is_ddr3;
1707         unsigned int skl_preferred_vco_freq;
1708         unsigned int max_cdclk_freq;
1709
1710         unsigned int max_dotclk_freq;
1711         unsigned int rawclk_freq;
1712         unsigned int hpll_freq;
1713         unsigned int fdi_pll_freq;
1714         unsigned int czclk_freq;
1715
1716         struct {
1717                 /*
1718                  * The current logical cdclk state.
1719                  * See intel_atomic_state.cdclk.logical
1720                  *
1721                  * For reading holding any crtc lock is sufficient,
1722                  * for writing must hold all of them.
1723                  */
1724                 struct intel_cdclk_state logical;
1725                 /*
1726                  * The current actual cdclk state.
1727                  * See intel_atomic_state.cdclk.actual
1728                  */
1729                 struct intel_cdclk_state actual;
1730                 /* The current hardware cdclk state */
1731                 struct intel_cdclk_state hw;
1732         } cdclk;
1733
1734         /**
1735          * wq - Driver workqueue for GEM.
1736          *
1737          * NOTE: Work items scheduled here are not allowed to grab any modeset
1738          * locks, for otherwise the flushing done in the pageflip code will
1739          * result in deadlocks.
1740          */
1741         struct workqueue_struct *wq;
1742
1743         /* ordered wq for modesets */
1744         struct workqueue_struct *modeset_wq;
1745
1746         /* Display functions */
1747         struct drm_i915_display_funcs display;
1748
1749         /* PCH chipset type */
1750         enum intel_pch pch_type;
1751         unsigned short pch_id;
1752
1753         unsigned long quirks;
1754
1755         enum modeset_restore modeset_restore;
1756         struct mutex modeset_restore_lock;
1757         struct drm_atomic_state *modeset_restore_state;
1758         struct drm_modeset_acquire_ctx reset_ctx;
1759
1760         struct list_head vm_list; /* Global list of all address spaces */
1761         struct i915_ggtt ggtt; /* VM representing the global address space */
1762
1763         struct i915_gem_mm mm;
1764         DECLARE_HASHTABLE(mm_structs, 7);
1765         struct mutex mm_lock;
1766
1767         struct intel_ppat ppat;
1768
1769         /* Kernel Modesetting */
1770
1771         struct intel_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1772         struct intel_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1773
1774 #ifdef CONFIG_DEBUG_FS
1775         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1776 #endif
1777
1778         /* dpll and cdclk state is protected by connection_mutex */
1779         int num_shared_dpll;
1780         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1781         const struct intel_dpll_mgr *dpll_mgr;
1782
1783         /*
1784          * dpll_lock serializes intel_{prepare,enable,disable}_shared_dpll.
1785          * Must be global rather than per dpll, because on some platforms
1786          * plls share registers.
1787          */
1788         struct mutex dpll_lock;
1789
1790         unsigned int active_crtcs;
1791         /* minimum acceptable cdclk for each pipe */
1792         int min_cdclk[I915_MAX_PIPES];
1793         /* minimum acceptable voltage level for each pipe */
1794         u8 min_voltage_level[I915_MAX_PIPES];
1795
1796         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1797
1798         struct i915_workarounds workarounds;
1799
1800         struct i915_frontbuffer_tracking fb_tracking;
1801
1802         struct intel_atomic_helper {
1803                 struct llist_head free_list;
1804                 struct work_struct free_work;
1805         } atomic_helper;
1806
1807         u16 orig_clock;
1808
1809         bool mchbar_need_disable;
1810
1811         struct intel_l3_parity l3_parity;
1812
1813         /* Cannot be determined by PCIID. You must always read a register. */
1814         u32 edram_cap;
1815
1816         /*
1817          * Protects RPS/RC6 register access and PCU communication.
1818          * Must be taken after struct_mutex if nested. Note that
1819          * this lock may be held for long periods of time when
1820          * talking to hw - so only take it when talking to hw!
1821          */
1822         struct mutex pcu_lock;
1823
1824         /* gen6+ GT PM state */
1825         struct intel_gen6_power_mgmt gt_pm;
1826
1827         /* ilk-only ips/rps state. Everything in here is protected by the global
1828          * mchdev_lock in intel_pm.c */
1829         struct intel_ilk_power_mgmt ips;
1830
1831         struct i915_power_domains power_domains;
1832
1833         struct i915_psr psr;
1834
1835         struct i915_gpu_error gpu_error;
1836
1837         struct drm_i915_gem_object *vlv_pctx;
1838
1839         /* list of fbdev register on this device */
1840         struct intel_fbdev *fbdev;
1841         struct work_struct fbdev_suspend_work;
1842
1843         struct drm_property *broadcast_rgb_property;
1844         struct drm_property *force_audio_property;
1845
1846         /* hda/i915 audio component */
1847         struct i915_audio_component *audio_component;
1848         bool audio_component_registered;
1849         /**
1850          * av_mutex - mutex for audio/video sync
1851          *
1852          */
1853         struct mutex av_mutex;
1854
1855         struct {
1856                 struct list_head list;
1857                 struct llist_head free_list;
1858                 struct work_struct free_work;
1859
1860                 /* The hw wants to have a stable context identifier for the
1861                  * lifetime of the context (for OA, PASID, faults, etc).
1862                  * This is limited in execlists to 21 bits.
1863                  */
1864                 struct ida hw_ida;
1865 #define MAX_CONTEXT_HW_ID (1<<21) /* exclusive */
1866 #define MAX_GUC_CONTEXT_HW_ID (1 << 20) /* exclusive */
1867 #define GEN11_MAX_CONTEXT_HW_ID (1<<11) /* exclusive */
1868         } contexts;
1869
1870         u32 fdi_rx_config;
1871
1872         /* Shadow for DISPLAY_PHY_CONTROL which can't be safely read */
1873         u32 chv_phy_control;
1874         /*
1875          * Shadows for CHV DPLL_MD regs to keep the state
1876          * checker somewhat working in the presence hardware
1877          * crappiness (can't read out DPLL_MD for pipes B & C).
1878          */
1879         u32 chv_dpll_md[I915_MAX_PIPES];
1880         u32 bxt_phy_grc;
1881
1882         u32 suspend_count;
1883         bool power_domains_suspended;
1884         struct i915_suspend_saved_registers regfile;
1885         struct vlv_s0ix_state vlv_s0ix_state;
1886
1887         enum {
1888                 I915_SAGV_UNKNOWN = 0,
1889                 I915_SAGV_DISABLED,
1890                 I915_SAGV_ENABLED,
1891                 I915_SAGV_NOT_CONTROLLED
1892         } sagv_status;
1893
1894         struct {
1895                 /*
1896                  * Raw watermark latency values:
1897                  * in 0.1us units for WM0,
1898                  * in 0.5us units for WM1+.
1899                  */
1900                 /* primary */
1901                 uint16_t pri_latency[5];
1902                 /* sprite */
1903                 uint16_t spr_latency[5];
1904                 /* cursor */
1905                 uint16_t cur_latency[5];
1906                 /*
1907                  * Raw watermark memory latency values
1908                  * for SKL for all 8 levels
1909                  * in 1us units.
1910                  */
1911                 uint16_t skl_latency[8];
1912
1913                 /* current hardware state */
1914                 union {
1915                         struct ilk_wm_values hw;
1916                         struct skl_ddb_values skl_hw;
1917                         struct vlv_wm_values vlv;
1918                         struct g4x_wm_values g4x;
1919                 };
1920
1921                 uint8_t max_level;
1922
1923                 /*
1924                  * Should be held around atomic WM register writing; also
1925                  * protects * intel_crtc->wm.active and
1926                  * cstate->wm.need_postvbl_update.
1927                  */
1928                 struct mutex wm_mutex;
1929
1930                 /*
1931                  * Set during HW readout of watermarks/DDB.  Some platforms
1932                  * need to know when we're still using BIOS-provided values
1933                  * (which we don't fully trust).
1934                  */
1935                 bool distrust_bios_wm;
1936         } wm;
1937
1938         struct i915_runtime_pm runtime_pm;
1939
1940         struct {
1941                 bool initialized;
1942
1943                 struct kobject *metrics_kobj;
1944                 struct ctl_table_header *sysctl_header;
1945
1946                 /*
1947                  * Lock associated with adding/modifying/removing OA configs
1948                  * in dev_priv->perf.metrics_idr.
1949                  */
1950                 struct mutex metrics_lock;
1951
1952                 /*
1953                  * List of dynamic configurations, you need to hold
1954                  * dev_priv->perf.metrics_lock to access it.
1955                  */
1956                 struct idr metrics_idr;
1957
1958                 /*
1959                  * Lock associated with anything below within this structure
1960                  * except exclusive_stream.
1961                  */
1962                 struct mutex lock;
1963                 struct list_head streams;
1964
1965                 struct {
1966                         /*
1967                          * The stream currently using the OA unit. If accessed
1968                          * outside a syscall associated to its file
1969                          * descriptor, you need to hold
1970                          * dev_priv->drm.struct_mutex.
1971                          */
1972                         struct i915_perf_stream *exclusive_stream;
1973
1974                         struct intel_context *pinned_ctx;
1975                         u32 specific_ctx_id;
1976                         u32 specific_ctx_id_mask;
1977
1978                         struct hrtimer poll_check_timer;
1979                         wait_queue_head_t poll_wq;
1980                         bool pollin;
1981
1982                         /**
1983                          * For rate limiting any notifications of spurious
1984                          * invalid OA reports
1985                          */
1986                         struct ratelimit_state spurious_report_rs;
1987
1988                         bool periodic;
1989                         int period_exponent;
1990
1991                         struct i915_oa_config test_config;
1992
1993                         struct {
1994                                 struct i915_vma *vma;
1995                                 u8 *vaddr;
1996                                 u32 last_ctx_id;
1997                                 int format;
1998                                 int format_size;
1999
2000                                 /**
2001                                  * Locks reads and writes to all head/tail state
2002                                  *
2003                                  * Consider: the head and tail pointer state
2004                                  * needs to be read consistently from a hrtimer
2005                                  * callback (atomic context) and read() fop
2006                                  * (user context) with tail pointer updates
2007                                  * happening in atomic context and head updates
2008                                  * in user context and the (unlikely)
2009                                  * possibility of read() errors needing to
2010                                  * reset all head/tail state.
2011                                  *
2012                                  * Note: Contention or performance aren't
2013                                  * currently a significant concern here
2014                                  * considering the relatively low frequency of
2015                                  * hrtimer callbacks (5ms period) and that
2016                                  * reads typically only happen in response to a
2017                                  * hrtimer event and likely complete before the
2018                                  * next callback.
2019                                  *
2020                                  * Note: This lock is not held *while* reading
2021                                  * and copying data to userspace so the value
2022                                  * of head observed in htrimer callbacks won't
2023                                  * represent any partial consumption of data.
2024                                  */
2025                                 spinlock_t ptr_lock;
2026
2027                                 /**
2028                                  * One 'aging' tail pointer and one 'aged'
2029                                  * tail pointer ready to used for reading.
2030                                  *
2031                                  * Initial values of 0xffffffff are invalid
2032                                  * and imply that an update is required
2033                                  * (and should be ignored by an attempted
2034                                  * read)
2035                                  */
2036                                 struct {
2037                                         u32 offset;
2038                                 } tails[2];
2039
2040                                 /**
2041                                  * Index for the aged tail ready to read()
2042                                  * data up to.
2043                                  */
2044                                 unsigned int aged_tail_idx;
2045
2046                                 /**
2047                                  * A monotonic timestamp for when the current
2048                                  * aging tail pointer was read; used to
2049                                  * determine when it is old enough to trust.
2050                                  */
2051                                 u64 aging_timestamp;
2052
2053                                 /**
2054                                  * Although we can always read back the head
2055                                  * pointer register, we prefer to avoid
2056                                  * trusting the HW state, just to avoid any
2057                                  * risk that some hardware condition could
2058                                  * somehow bump the head pointer unpredictably
2059                                  * and cause us to forward the wrong OA buffer
2060                                  * data to userspace.
2061                                  */
2062                                 u32 head;
2063                         } oa_buffer;
2064
2065                         u32 gen7_latched_oastatus1;
2066                         u32 ctx_oactxctrl_offset;
2067                         u32 ctx_flexeu0_offset;
2068
2069                         /**
2070                          * The RPT_ID/reason field for Gen8+ includes a bit
2071                          * to determine if the CTX ID in the report is valid
2072                          * but the specific bit differs between Gen 8 and 9
2073                          */
2074                         u32 gen8_valid_ctx_bit;
2075
2076                         struct i915_oa_ops ops;
2077                         const struct i915_oa_format *oa_formats;
2078                 } oa;
2079         } perf;
2080
2081         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
2082         struct {
2083                 void (*resume)(struct drm_i915_private *);
2084                 void (*cleanup_engine)(struct intel_engine_cs *engine);
2085
2086                 struct list_head timelines;
2087
2088                 struct list_head active_rings;
2089                 struct list_head closed_vma;
2090                 u32 active_requests;
2091                 u32 request_serial;
2092
2093                 /**
2094                  * Is the GPU currently considered idle, or busy executing
2095                  * userspace requests? Whilst idle, we allow runtime power
2096                  * management to power down the hardware and display clocks.
2097                  * In order to reduce the effect on performance, there
2098                  * is a slight delay before we do so.
2099                  */
2100                 bool awake;
2101
2102                 /**
2103                  * The number of times we have woken up.
2104                  */
2105                 unsigned int epoch;
2106 #define I915_EPOCH_INVALID 0
2107
2108                 /**
2109                  * We leave the user IRQ off as much as possible,
2110                  * but this means that requests will finish and never
2111                  * be retired once the system goes idle. Set a timer to
2112                  * fire periodically while the ring is running. When it
2113                  * fires, go retire requests.
2114                  */
2115                 struct delayed_work retire_work;
2116
2117                 /**
2118                  * When we detect an idle GPU, we want to turn on
2119                  * powersaving features. So once we see that there
2120                  * are no more requests outstanding and no more
2121                  * arrive within a small period of time, we fire
2122                  * off the idle_work.
2123                  */
2124                 struct delayed_work idle_work;
2125
2126                 ktime_t last_init_time;
2127         } gt;
2128
2129         /* perform PHY state sanity checks? */
2130         bool chv_phy_assert[2];
2131
2132         bool ipc_enabled;
2133
2134         /* Used to save the pipe-to-encoder mapping for audio */
2135         struct intel_encoder *av_enc_map[I915_MAX_PIPES];
2136
2137         /* necessary resource sharing with HDMI LPE audio driver. */
2138         struct {
2139                 struct platform_device *platdev;
2140                 int     irq;
2141         } lpe_audio;
2142
2143         struct i915_pmu pmu;
2144
2145         /*
2146          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
2147          * will be rejected. Instead look for a better place.
2148          */
2149 };
2150
2151 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
2152 {
2153         return container_of(dev, struct drm_i915_private, drm);
2154 }
2155
2156 static inline struct drm_i915_private *kdev_to_i915(struct device *kdev)
2157 {
2158         return to_i915(dev_get_drvdata(kdev));
2159 }
2160
2161 static inline struct drm_i915_private *wopcm_to_i915(struct intel_wopcm *wopcm)
2162 {
2163         return container_of(wopcm, struct drm_i915_private, wopcm);
2164 }
2165
2166 static inline struct drm_i915_private *guc_to_i915(struct intel_guc *guc)
2167 {
2168         return container_of(guc, struct drm_i915_private, guc);
2169 }
2170
2171 static inline struct drm_i915_private *huc_to_i915(struct intel_huc *huc)
2172 {
2173         return container_of(huc, struct drm_i915_private, huc);
2174 }
2175
2176 /* Simple iterator over all initialised engines */
2177 #define for_each_engine(engine__, dev_priv__, id__) \
2178         for ((id__) = 0; \
2179              (id__) < I915_NUM_ENGINES; \
2180              (id__)++) \
2181                 for_each_if ((engine__) = (dev_priv__)->engine[(id__)])
2182
2183 /* Iterator over subset of engines selected by mask */
2184 #define for_each_engine_masked(engine__, dev_priv__, mask__, tmp__) \
2185         for ((tmp__) = (mask__) & INTEL_INFO(dev_priv__)->ring_mask; \
2186              (tmp__) ? \
2187              ((engine__) = (dev_priv__)->engine[__mask_next_bit(tmp__)]), 1 : \
2188              0;)
2189
2190 enum hdmi_force_audio {
2191         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
2192         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
2193         HDMI_AUDIO_AUTO,                /* trust EDID */
2194         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
2195 };
2196
2197 #define I915_GTT_OFFSET_NONE ((u32)-1)
2198
2199 /*
2200  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
2201  * considered to be the frontbuffer for the given plane interface-wise. This
2202  * doesn't mean that the hw necessarily already scans it out, but that any
2203  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
2204  *
2205  * We have one bit per pipe and per scanout plane type.
2206  */
2207 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 8
2208 #define INTEL_FRONTBUFFER(pipe, plane_id) ({ \
2209         BUILD_BUG_ON(INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES > 32); \
2210         BUILD_BUG_ON(I915_MAX_PLANES > INTEL_FRONTBUFFER_BITS_PER_PIPE); \
2211         BIT((plane_id) + INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)); \
2212 })
2213 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
2214         BIT(INTEL_FRONTBUFFER_BITS_PER_PIPE - 1 + INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))
2215 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
2216         GENMASK(INTEL_FRONTBUFFER_BITS_PER_PIPE * ((pipe) + 1) - 1, \
2217                 INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))
2218
2219 /*
2220  * Optimised SGL iterator for GEM objects
2221  */
2222 static __always_inline struct sgt_iter {
2223         struct scatterlist *sgp;
2224         union {
2225                 unsigned long pfn;
2226                 dma_addr_t dma;
2227         };
2228         unsigned int curr;
2229         unsigned int max;
2230 } __sgt_iter(struct scatterlist *sgl, bool dma) {
2231         struct sgt_iter s = { .sgp = sgl };
2232
2233         if (s.sgp) {
2234                 s.max = s.curr = s.sgp->offset;
2235                 s.max += s.sgp->length;
2236                 if (dma)
2237                         s.dma = sg_dma_address(s.sgp);
2238                 else
2239                         s.pfn = page_to_pfn(sg_page(s.sgp));
2240         }
2241
2242         return s;
2243 }
2244
2245 static inline struct scatterlist *____sg_next(struct scatterlist *sg)
2246 {
2247         ++sg;
2248         if (unlikely(sg_is_chain(sg)))
2249                 sg = sg_chain_ptr(sg);
2250         return sg;
2251 }
2252
2253 /**
2254  * __sg_next - return the next scatterlist entry in a list
2255  * @sg:         The current sg entry
2256  *
2257  * Description:
2258  *   If the entry is the last, return NULL; otherwise, step to the next
2259  *   element in the array (@sg@+1). If that's a chain pointer, follow it;
2260  *   otherwise just return the pointer to the current element.
2261  **/
2262 static inline struct scatterlist *__sg_next(struct scatterlist *sg)
2263 {
2264         return sg_is_last(sg) ? NULL : ____sg_next(sg);
2265 }
2266
2267 /**
2268  * for_each_sgt_dma - iterate over the DMA addresses of the given sg_table
2269  * @__dmap:     DMA address (output)
2270  * @__iter:     'struct sgt_iter' (iterator state, internal)
2271  * @__sgt:      sg_table to iterate over (input)
2272  */
2273 #define for_each_sgt_dma(__dmap, __iter, __sgt)                         \
2274         for ((__iter) = __sgt_iter((__sgt)->sgl, true);                 \
2275              ((__dmap) = (__iter).dma + (__iter).curr);                 \
2276              (((__iter).curr += PAGE_SIZE) >= (__iter).max) ?           \
2277              (__iter) = __sgt_iter(__sg_next((__iter).sgp), true), 0 : 0)
2278
2279 /**
2280  * for_each_sgt_page - iterate over the pages of the given sg_table
2281  * @__pp:       page pointer (output)
2282  * @__iter:     'struct sgt_iter' (iterator state, internal)
2283  * @__sgt:      sg_table to iterate over (input)
2284  */
2285 #define for_each_sgt_page(__pp, __iter, __sgt)                          \
2286         for ((__iter) = __sgt_iter((__sgt)->sgl, false);                \
2287              ((__pp) = (__iter).pfn == 0 ? NULL :                       \
2288               pfn_to_page((__iter).pfn + ((__iter).curr >> PAGE_SHIFT))); \
2289              (((__iter).curr += PAGE_SIZE) >= (__iter).max) ?           \
2290              (__iter) = __sgt_iter(__sg_next((__iter).sgp), false), 0 : 0)
2291
2292 static inline unsigned int i915_sg_page_sizes(struct scatterlist *sg)
2293 {
2294         unsigned int page_sizes;
2295
2296         page_sizes = 0;
2297         while (sg) {
2298                 GEM_BUG_ON(sg->offset);
2299                 GEM_BUG_ON(!IS_ALIGNED(sg->length, PAGE_SIZE));
2300                 page_sizes |= sg->length;
2301                 sg = __sg_next(sg);
2302         }
2303
2304         return page_sizes;
2305 }
2306
2307 static inline unsigned int i915_sg_segment_size(void)
2308 {
2309         unsigned int size = swiotlb_max_segment();
2310
2311         if (size == 0)
2312                 return SCATTERLIST_MAX_SEGMENT;
2313
2314         size = rounddown(size, PAGE_SIZE);
2315         /* swiotlb_max_segment_size can return 1 byte when it means one page. */
2316         if (size < PAGE_SIZE)
2317                 size = PAGE_SIZE;
2318
2319         return size;
2320 }
2321
2322 static inline const struct intel_device_info *
2323 intel_info(const struct drm_i915_private *dev_priv)
2324 {
2325         return &dev_priv->info;
2326 }
2327
2328 #define INTEL_INFO(dev_priv)    intel_info((dev_priv))
2329
2330 #define INTEL_GEN(dev_priv)     ((dev_priv)->info.gen)
2331 #define INTEL_DEVID(dev_priv)   ((dev_priv)->info.device_id)
2332
2333 #define REVID_FOREVER           0xff
2334 #define INTEL_REVID(dev_priv)   ((dev_priv)->drm.pdev->revision)
2335
2336 #define GEN_FOREVER (0)
2337
2338 #define INTEL_GEN_MASK(s, e) ( \
2339         BUILD_BUG_ON_ZERO(!__builtin_constant_p(s)) + \
2340         BUILD_BUG_ON_ZERO(!__builtin_constant_p(e)) + \
2341         GENMASK((e) != GEN_FOREVER ? (e) - 1 : BITS_PER_LONG - 1, \
2342                 (s) != GEN_FOREVER ? (s) - 1 : 0) \
2343 )
2344
2345 /*
2346  * Returns true if Gen is in inclusive range [Start, End].
2347  *
2348  * Use GEN_FOREVER for unbound start and or end.
2349  */
2350 #define IS_GEN(dev_priv, s, e) \
2351         (!!((dev_priv)->info.gen_mask & INTEL_GEN_MASK((s), (e))))
2352
2353 /*
2354  * Return true if revision is in range [since,until] inclusive.
2355  *
2356  * Use 0 for open-ended since, and REVID_FOREVER for open-ended until.
2357  */
2358 #define IS_REVID(p, since, until) \
2359         (INTEL_REVID(p) >= (since) && INTEL_REVID(p) <= (until))
2360
2361 #define IS_PLATFORM(dev_priv, p) ((dev_priv)->info.platform_mask & BIT(p))
2362
2363 #define IS_I830(dev_priv)       IS_PLATFORM(dev_priv, INTEL_I830)
2364 #define IS_I845G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I845G)
2365 #define IS_I85X(dev_priv)       IS_PLATFORM(dev_priv, INTEL_I85X)
2366 #define IS_I865G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I865G)
2367 #define IS_I915G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I915G)
2368 #define IS_I915GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I915GM)
2369 #define IS_I945G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I945G)
2370 #define IS_I945GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I945GM)
2371 #define IS_I965G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I965G)
2372 #define IS_I965GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I965GM)
2373 #define IS_G45(dev_priv)        IS_PLATFORM(dev_priv, INTEL_G45)
2374 #define IS_GM45(dev_priv)       IS_PLATFORM(dev_priv, INTEL_GM45)
2375 #define IS_G4X(dev_priv)        (IS_G45(dev_priv) || IS_GM45(dev_priv))
2376 #define IS_PINEVIEW_G(dev_priv) (INTEL_DEVID(dev_priv) == 0xa001)
2377 #define IS_PINEVIEW_M(dev_priv) (INTEL_DEVID(dev_priv) == 0xa011)
2378 #define IS_PINEVIEW(dev_priv)   IS_PLATFORM(dev_priv, INTEL_PINEVIEW)
2379 #define IS_G33(dev_priv)        IS_PLATFORM(dev_priv, INTEL_G33)
2380 #define IS_IRONLAKE_M(dev_priv) (INTEL_DEVID(dev_priv) == 0x0046)
2381 #define IS_IVYBRIDGE(dev_priv)  IS_PLATFORM(dev_priv, INTEL_IVYBRIDGE)
2382 #define IS_IVB_GT1(dev_priv)    (IS_IVYBRIDGE(dev_priv) && \
2383                                  (dev_priv)->info.gt == 1)
2384 #define IS_VALLEYVIEW(dev_priv) IS_PLATFORM(dev_priv, INTEL_VALLEYVIEW)
2385 #define IS_CHERRYVIEW(dev_priv) IS_PLATFORM(dev_priv, INTEL_CHERRYVIEW)
2386 #define IS_HASWELL(dev_priv)    IS_PLATFORM(dev_priv, INTEL_HASWELL)
2387 #define IS_BROADWELL(dev_priv)  IS_PLATFORM(dev_priv, INTEL_BROADWELL)
2388 #define IS_SKYLAKE(dev_priv)    IS_PLATFORM(dev_priv, INTEL_SKYLAKE)
2389 #define IS_BROXTON(dev_priv)    IS_PLATFORM(dev_priv, INTEL_BROXTON)
2390 #define IS_KABYLAKE(dev_priv)   IS_PLATFORM(dev_priv, INTEL_KABYLAKE)
2391 #define IS_GEMINILAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_GEMINILAKE)
2392 #define IS_COFFEELAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_COFFEELAKE)
2393 #define IS_CANNONLAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_CANNONLAKE)
2394 #define IS_ICELAKE(dev_priv)    IS_PLATFORM(dev_priv, INTEL_ICELAKE)
2395 #define IS_MOBILE(dev_priv)     ((dev_priv)->info.is_mobile)
2396 #define IS_HSW_EARLY_SDV(dev_priv) (IS_HASWELL(dev_priv) && \
2397                                     (INTEL_DEVID(dev_priv) & 0xFF00) == 0x0C00)
2398 #define IS_BDW_ULT(dev_priv)    (IS_BROADWELL(dev_priv) && \
2399                                  ((INTEL_DEVID(dev_priv) & 0xf) == 0x6 ||       \
2400                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xb ||        \
2401                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xe))
2402 /* ULX machines are also considered ULT. */
2403 #define IS_BDW_ULX(dev_priv)    (IS_BROADWELL(dev_priv) && \
2404                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xe)
2405 #define IS_BDW_GT3(dev_priv)    (IS_BROADWELL(dev_priv) && \
2406                                  (dev_priv)->info.gt == 3)
2407 #define IS_HSW_ULT(dev_priv)    (IS_HASWELL(dev_priv) && \
2408                                  (INTEL_DEVID(dev_priv) & 0xFF00) == 0x0A00)
2409 #define IS_HSW_GT3(dev_priv)    (IS_HASWELL(dev_priv) && \
2410                                  (dev_priv)->info.gt == 3)
2411 /* ULX machines are also considered ULT. */
2412 #define IS_HSW_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x0A0E || \
2413                                  INTEL_DEVID(dev_priv) == 0x0A1E)
2414 #define IS_SKL_ULT(dev_priv)    (INTEL_DEVID(dev_priv) == 0x1906 || \
2415                                  INTEL_DEVID(dev_priv) == 0x1913 || \
2416                                  INTEL_DEVID(dev_priv) == 0x1916 || \
2417                                  INTEL_DEVID(dev_priv) == 0x1921 || \
2418                                  INTEL_DEVID(dev_priv) == 0x1926)
2419 #define IS_SKL_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x190E || \
2420                                  INTEL_DEVID(dev_priv) == 0x1915 || \
2421                                  INTEL_DEVID(dev_priv) == 0x191E)
2422 #define IS_KBL_ULT(dev_priv)    (INTEL_DEVID(dev_priv) == 0x5906 || \
2423                                  INTEL_DEVID(dev_priv) == 0x5913 || \
2424                                  INTEL_DEVID(dev_priv) == 0x5916 || \
2425                                  INTEL_DEVID(dev_priv) == 0x5921 || \
2426                                  INTEL_DEVID(dev_priv) == 0x5926)
2427 #define IS_KBL_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x590E || \
2428                                  INTEL_DEVID(dev_priv) == 0x5915 || \
2429                                  INTEL_DEVID(dev_priv) == 0x591E)
2430 #define IS_SKL_GT2(dev_priv)    (IS_SKYLAKE(dev_priv) && \
2431                                  (dev_priv)->info.gt == 2)
2432 #define IS_SKL_GT3(dev_priv)    (IS_SKYLAKE(dev_priv) && \
2433                                  (dev_priv)->info.gt == 3)
2434 #define IS_SKL_GT4(dev_priv)    (IS_SKYLAKE(dev_priv) && \
2435                                  (dev_priv)->info.gt == 4)
2436 #define IS_KBL_GT2(dev_priv)    (IS_KABYLAKE(dev_priv) && \
2437                                  (dev_priv)->info.gt == 2)
2438 #define IS_KBL_GT3(dev_priv)    (IS_KABYLAKE(dev_priv) && \
2439                                  (dev_priv)->info.gt == 3)
2440 #define IS_CFL_ULT(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
2441                                  (INTEL_DEVID(dev_priv) & 0x00F0) == 0x00A0)
2442 #define IS_CFL_GT2(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
2443                                  (dev_priv)->info.gt == 2)
2444 #define IS_CFL_GT3(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
2445                                  (dev_priv)->info.gt == 3)
2446 #define IS_CNL_WITH_PORT_F(dev_priv)   (IS_CANNONLAKE(dev_priv) && \
2447                                         (INTEL_DEVID(dev_priv) & 0x0004) == 0x0004)
2448
2449 #define IS_ALPHA_SUPPORT(intel_info) ((intel_info)->is_alpha_support)
2450
2451 #define SKL_REVID_A0            0x0
2452 #define SKL_REVID_B0            0x1
2453 #define SKL_REVID_C0            0x2
2454 #define SKL_REVID_D0            0x3
2455 #define SKL_REVID_E0            0x4
2456 #define SKL_REVID_F0            0x5
2457 #define SKL_REVID_G0            0x6
2458 #define SKL_REVID_H0            0x7
2459
2460 #define IS_SKL_REVID(p, since, until) (IS_SKYLAKE(p) && IS_REVID(p, since, until))
2461
2462 #define BXT_REVID_A0            0x0
2463 #define BXT_REVID_A1            0x1
2464 #define BXT_REVID_B0            0x3
2465 #define BXT_REVID_B_LAST        0x8
2466 #define BXT_REVID_C0            0x9
2467
2468 #define IS_BXT_REVID(dev_priv, since, until) \
2469         (IS_BROXTON(dev_priv) && IS_REVID(dev_priv, since, until))
2470
2471 #define KBL_REVID_A0            0x0
2472 #define KBL_REVID_B0            0x1
2473 #define KBL_REVID_C0            0x2
2474 #define KBL_REVID_D0            0x3
2475 #define KBL_REVID_E0            0x4
2476
2477 #define IS_KBL_REVID(dev_priv, since, until) \
2478         (IS_KABYLAKE(dev_priv) && IS_REVID(dev_priv, since, until))
2479
2480 #define GLK_REVID_A0            0x0
2481 #define GLK_REVID_A1            0x1
2482
2483 #define IS_GLK_REVID(dev_priv, since, until) \
2484         (IS_GEMINILAKE(dev_priv) && IS_REVID(dev_priv, since, until))
2485
2486 #define CNL_REVID_A0            0x0
2487 #define CNL_REVID_B0            0x1
2488 #define CNL_REVID_C0            0x2
2489
2490 #define IS_CNL_REVID(p, since, until) \
2491         (IS_CANNONLAKE(p) && IS_REVID(p, since, until))
2492
2493 #define ICL_REVID_A0            0x0
2494 #define ICL_REVID_A2            0x1
2495 #define ICL_REVID_B0            0x3
2496 #define ICL_REVID_B2            0x4
2497 #define ICL_REVID_C0            0x5
2498
2499 #define IS_ICL_REVID(p, since, until) \
2500         (IS_ICELAKE(p) && IS_REVID(p, since, until))
2501
2502 /*
2503  * The genX designation typically refers to the render engine, so render
2504  * capability related checks should use IS_GEN, while display and other checks
2505  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2506  * chips, etc.).
2507  */
2508 #define IS_GEN2(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(1)))
2509 #define IS_GEN3(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(2)))
2510 #define IS_GEN4(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(3)))
2511 #define IS_GEN5(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(4)))
2512 #define IS_GEN6(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(5)))
2513 #define IS_GEN7(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(6)))
2514 #define IS_GEN8(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(7)))
2515 #define IS_GEN9(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(8)))
2516 #define IS_GEN10(dev_priv)      (!!((dev_priv)->info.gen_mask & BIT(9)))
2517 #define IS_GEN11(dev_priv)      (!!((dev_priv)->info.gen_mask & BIT(10)))
2518
2519 #define IS_LP(dev_priv) (INTEL_INFO(dev_priv)->is_lp)
2520 #define IS_GEN9_LP(dev_priv)    (IS_GEN9(dev_priv) && IS_LP(dev_priv))
2521 #define IS_GEN9_BC(dev_priv)    (IS_GEN9(dev_priv) && !IS_LP(dev_priv))
2522
2523 #define ENGINE_MASK(id) BIT(id)
2524 #define RENDER_RING     ENGINE_MASK(RCS)
2525 #define BSD_RING        ENGINE_MASK(VCS)
2526 #define BLT_RING        ENGINE_MASK(BCS)
2527 #define VEBOX_RING      ENGINE_MASK(VECS)
2528 #define BSD2_RING       ENGINE_MASK(VCS2)
2529 #define BSD3_RING       ENGINE_MASK(VCS3)
2530 #define BSD4_RING       ENGINE_MASK(VCS4)
2531 #define VEBOX2_RING     ENGINE_MASK(VECS2)
2532 #define ALL_ENGINES     (~0)
2533
2534 #define HAS_ENGINE(dev_priv, id) \
2535         (!!((dev_priv)->info.ring_mask & ENGINE_MASK(id)))
2536
2537 #define HAS_BSD(dev_priv)       HAS_ENGINE(dev_priv, VCS)
2538 #define HAS_BSD2(dev_priv)      HAS_ENGINE(dev_priv, VCS2)
2539 #define HAS_BLT(dev_priv)       HAS_ENGINE(dev_priv, BCS)
2540 #define HAS_VEBOX(dev_priv)     HAS_ENGINE(dev_priv, VECS)
2541
2542 #define HAS_LEGACY_SEMAPHORES(dev_priv) IS_GEN7(dev_priv)
2543
2544 #define HAS_LLC(dev_priv)       ((dev_priv)->info.has_llc)
2545 #define HAS_SNOOP(dev_priv)     ((dev_priv)->info.has_snoop)
2546 #define HAS_EDRAM(dev_priv)     (!!((dev_priv)->edram_cap & EDRAM_ENABLED))
2547 #define HAS_WT(dev_priv)        ((IS_HASWELL(dev_priv) || \
2548                                  IS_BROADWELL(dev_priv)) && HAS_EDRAM(dev_priv))
2549
2550 #define HWS_NEEDS_PHYSICAL(dev_priv)    ((dev_priv)->info.hws_needs_physical)
2551
2552 #define HAS_LOGICAL_RING_CONTEXTS(dev_priv) \
2553                 ((dev_priv)->info.has_logical_ring_contexts)
2554 #define HAS_LOGICAL_RING_ELSQ(dev_priv) \
2555                 ((dev_priv)->info.has_logical_ring_elsq)
2556 #define HAS_LOGICAL_RING_PREEMPTION(dev_priv) \
2557                 ((dev_priv)->info.has_logical_ring_preemption)
2558
2559 #define HAS_EXECLISTS(dev_priv) HAS_LOGICAL_RING_CONTEXTS(dev_priv)
2560
2561 #define USES_PPGTT(dev_priv)            (i915_modparams.enable_ppgtt)
2562 #define USES_FULL_PPGTT(dev_priv)       (i915_modparams.enable_ppgtt >= 2)
2563 #define USES_FULL_48BIT_PPGTT(dev_priv) (i915_modparams.enable_ppgtt == 3)
2564 #define HAS_PAGE_SIZES(dev_priv, sizes) ({ \
2565         GEM_BUG_ON((sizes) == 0); \
2566         ((sizes) & ~(dev_priv)->info.page_sizes) == 0; \
2567 })
2568
2569 #define HAS_OVERLAY(dev_priv)            ((dev_priv)->info.has_overlay)
2570 #define OVERLAY_NEEDS_PHYSICAL(dev_priv) \
2571                 ((dev_priv)->info.overlay_needs_physical)
2572
2573 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2574 #define HAS_BROKEN_CS_TLB(dev_priv)     (IS_I830(dev_priv) || IS_I845G(dev_priv))
2575
2576 /* WaRsDisableCoarsePowerGating:skl,cnl */
2577 #define NEEDS_WaRsDisableCoarsePowerGating(dev_priv) \
2578         (IS_CANNONLAKE(dev_priv) || \
2579          IS_SKL_GT3(dev_priv) || IS_SKL_GT4(dev_priv))
2580
2581 /*
2582  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2583  * even when in MSI mode. This results in spurious interrupt warnings if the
2584  * legacy irq no. is shared with another device. The kernel then disables that
2585  * interrupt source and so prevents the other device from working properly.
2586  *
2587  * Since we don't enable MSI anymore on gen4, we can always use GMBUS/AUX
2588  * interrupts.
2589  */
2590 #define HAS_AUX_IRQ(dev_priv)   true
2591 #define HAS_GMBUS_IRQ(dev_priv) (INTEL_GEN(dev_priv) >= 4)
2592
2593 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2594  * rows, which changed the alignment requirements and fence programming.
2595  */
2596 #define HAS_128_BYTE_Y_TILING(dev_priv) (!IS_GEN2(dev_priv) && \
2597                                          !(IS_I915G(dev_priv) || \
2598                                          IS_I915GM(dev_priv)))
2599 #define SUPPORTS_TV(dev_priv)           ((dev_priv)->info.supports_tv)
2600 #define I915_HAS_HOTPLUG(dev_priv)      ((dev_priv)->info.has_hotplug)
2601
2602 #define HAS_FW_BLC(dev_priv)    (INTEL_GEN(dev_priv) > 2)
2603 #define HAS_FBC(dev_priv)       ((dev_priv)->info.has_fbc)
2604 #define HAS_CUR_FBC(dev_priv)   (!HAS_GMCH_DISPLAY(dev_priv) && INTEL_GEN(dev_priv) >= 7)
2605
2606 #define HAS_IPS(dev_priv)       (IS_HSW_ULT(dev_priv) || IS_BROADWELL(dev_priv))
2607
2608 #define HAS_DP_MST(dev_priv)    ((dev_priv)->info.has_dp_mst)
2609
2610 #define HAS_DDI(dev_priv)                ((dev_priv)->info.has_ddi)
2611 #define HAS_FPGA_DBG_UNCLAIMED(dev_priv) ((dev_priv)->info.has_fpga_dbg)
2612 #define HAS_PSR(dev_priv)                ((dev_priv)->info.has_psr)
2613
2614 #define HAS_RC6(dev_priv)                ((dev_priv)->info.has_rc6)
2615 #define HAS_RC6p(dev_priv)               ((dev_priv)->info.has_rc6p)
2616 #define HAS_RC6pp(dev_priv)              (false) /* HW was never validated */
2617
2618 #define HAS_CSR(dev_priv)       ((dev_priv)->info.has_csr)
2619
2620 #define HAS_RUNTIME_PM(dev_priv) ((dev_priv)->info.has_runtime_pm)
2621 #define HAS_64BIT_RELOC(dev_priv) ((dev_priv)->info.has_64bit_reloc)
2622
2623 #define HAS_IPC(dev_priv)                ((dev_priv)->info.has_ipc)
2624
2625 /*
2626  * For now, anything with a GuC requires uCode loading, and then supports
2627  * command submission once loaded. But these are logically independent
2628  * properties, so we have separate macros to test them.
2629  */
2630 #define HAS_GUC(dev_priv)       ((dev_priv)->info.has_guc)
2631 #define HAS_GUC_CT(dev_priv)    ((dev_priv)->info.has_guc_ct)
2632 #define HAS_GUC_UCODE(dev_priv) (HAS_GUC(dev_priv))
2633 #define HAS_GUC_SCHED(dev_priv) (HAS_GUC(dev_priv))
2634
2635 /* For now, anything with a GuC has also HuC */
2636 #define HAS_HUC(dev_priv)       (HAS_GUC(dev_priv))
2637 #define HAS_HUC_UCODE(dev_priv) (HAS_GUC(dev_priv))
2638
2639 /* Having a GuC is not the same as using a GuC */
2640 #define USES_GUC(dev_priv)              intel_uc_is_using_guc()
2641 #define USES_GUC_SUBMISSION(dev_priv)   intel_uc_is_using_guc_submission()
2642 #define USES_HUC(dev_priv)              intel_uc_is_using_huc()
2643
2644 #define HAS_RESOURCE_STREAMER(dev_priv) ((dev_priv)->info.has_resource_streamer)
2645
2646 #define HAS_POOLED_EU(dev_priv) ((dev_priv)->info.has_pooled_eu)
2647
2648 #define INTEL_PCH_DEVICE_ID_MASK                0xff80
2649 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2650 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2651 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2652 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2653 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2654 #define INTEL_PCH_WPT_DEVICE_ID_TYPE            0x8c80
2655 #define INTEL_PCH_WPT_LP_DEVICE_ID_TYPE         0x9c80
2656 #define INTEL_PCH_SPT_DEVICE_ID_TYPE            0xA100
2657 #define INTEL_PCH_SPT_LP_DEVICE_ID_TYPE         0x9D00
2658 #define INTEL_PCH_KBP_DEVICE_ID_TYPE            0xA280
2659 #define INTEL_PCH_CNP_DEVICE_ID_TYPE            0xA300
2660 #define INTEL_PCH_CNP_LP_DEVICE_ID_TYPE         0x9D80
2661 #define INTEL_PCH_ICP_DEVICE_ID_TYPE            0x3480
2662 #define INTEL_PCH_P2X_DEVICE_ID_TYPE            0x7100
2663 #define INTEL_PCH_P3X_DEVICE_ID_TYPE            0x7000
2664 #define INTEL_PCH_QEMU_DEVICE_ID_TYPE           0x2900 /* qemu q35 has 2918 */
2665
2666 #define INTEL_PCH_TYPE(dev_priv) ((dev_priv)->pch_type)
2667 #define INTEL_PCH_ID(dev_priv) ((dev_priv)->pch_id)
2668 #define HAS_PCH_ICP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_ICP)
2669 #define HAS_PCH_CNP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_CNP)
2670 #define HAS_PCH_CNP_LP(dev_priv) \
2671         (INTEL_PCH_ID(dev_priv) == INTEL_PCH_CNP_LP_DEVICE_ID_TYPE)
2672 #define HAS_PCH_KBP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_KBP)
2673 #define HAS_PCH_SPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_SPT)
2674 #define HAS_PCH_LPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_LPT)
2675 #define HAS_PCH_LPT_LP(dev_priv) \
2676         (INTEL_PCH_ID(dev_priv) == INTEL_PCH_LPT_LP_DEVICE_ID_TYPE || \
2677          INTEL_PCH_ID(dev_priv) == INTEL_PCH_WPT_LP_DEVICE_ID_TYPE)
2678 #define HAS_PCH_LPT_H(dev_priv) \
2679         (INTEL_PCH_ID(dev_priv) == INTEL_PCH_LPT_DEVICE_ID_TYPE || \
2680          INTEL_PCH_ID(dev_priv) == INTEL_PCH_WPT_DEVICE_ID_TYPE)
2681 #define HAS_PCH_CPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_CPT)
2682 #define HAS_PCH_IBX(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_IBX)
2683 #define HAS_PCH_NOP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_NOP)
2684 #define HAS_PCH_SPLIT(dev_priv) (INTEL_PCH_TYPE(dev_priv) != PCH_NONE)
2685
2686 #define HAS_GMCH_DISPLAY(dev_priv) ((dev_priv)->info.has_gmch_display)
2687
2688 #define HAS_LSPCON(dev_priv) (INTEL_GEN(dev_priv) >= 9)
2689
2690 /* DPF == dynamic parity feature */
2691 #define HAS_L3_DPF(dev_priv) ((dev_priv)->info.has_l3_dpf)
2692 #define NUM_L3_SLICES(dev_priv) (IS_HSW_GT3(dev_priv) ? \
2693                                  2 : HAS_L3_DPF(dev_priv))
2694
2695 #define GT_FREQUENCY_MULTIPLIER 50
2696 #define GEN9_FREQ_SCALER 3
2697
2698 #include "i915_trace.h"
2699
2700 static inline bool intel_vtd_active(void)
2701 {
2702 #ifdef CONFIG_INTEL_IOMMU
2703         if (intel_iommu_gfx_mapped)
2704                 return true;
2705 #endif
2706         return false;
2707 }
2708
2709 static inline bool intel_scanout_needs_vtd_wa(struct drm_i915_private *dev_priv)
2710 {
2711         return INTEL_GEN(dev_priv) >= 6 && intel_vtd_active();
2712 }
2713
2714 static inline bool
2715 intel_ggtt_update_needs_vtd_wa(struct drm_i915_private *dev_priv)
2716 {
2717         return IS_BROXTON(dev_priv) && intel_vtd_active();
2718 }
2719
2720 int intel_sanitize_enable_ppgtt(struct drm_i915_private *dev_priv,
2721                                 int enable_ppgtt);
2722
2723 /* i915_drv.c */
2724 void __printf(3, 4)
2725 __i915_printk(struct drm_i915_private *dev_priv, const char *level,
2726               const char *fmt, ...);
2727
2728 #define i915_report_error(dev_priv, fmt, ...)                              \
2729         __i915_printk(dev_priv, KERN_ERR, fmt, ##__VA_ARGS__)
2730
2731 #ifdef CONFIG_COMPAT
2732 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2733                               unsigned long arg);
2734 #else
2735 #define i915_compat_ioctl NULL
2736 #endif
2737 extern const struct dev_pm_ops i915_pm_ops;
2738
2739 extern int i915_driver_load(struct pci_dev *pdev,
2740                             const struct pci_device_id *ent);
2741 extern void i915_driver_unload(struct drm_device *dev);
2742 extern int intel_gpu_reset(struct drm_i915_private *dev_priv, u32 engine_mask);
2743 extern bool intel_has_gpu_reset(struct drm_i915_private *dev_priv);
2744
2745 extern void i915_reset(struct drm_i915_private *i915,
2746                        unsigned int stalled_mask,
2747                        const char *reason);
2748 extern int i915_reset_engine(struct intel_engine_cs *engine,
2749                              const char *reason);
2750
2751 extern bool intel_has_reset_engine(struct drm_i915_private *dev_priv);
2752 extern int intel_reset_guc(struct drm_i915_private *dev_priv);
2753 extern int intel_guc_reset_engine(struct intel_guc *guc,
2754                                   struct intel_engine_cs *engine);
2755 extern void intel_engine_init_hangcheck(struct intel_engine_cs *engine);
2756 extern void intel_hangcheck_init(struct drm_i915_private *dev_priv);
2757 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2758 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2759 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2760 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2761 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2762
2763 int intel_engines_init_mmio(struct drm_i915_private *dev_priv);
2764 int intel_engines_init(struct drm_i915_private *dev_priv);
2765
2766 u32 intel_calculate_mcr_s_ss_select(struct drm_i915_private *dev_priv);
2767
2768 /* intel_hotplug.c */
2769 void intel_hpd_irq_handler(struct drm_i915_private *dev_priv,
2770                            u32 pin_mask, u32 long_mask);
2771 void intel_hpd_init(struct drm_i915_private *dev_priv);
2772 void intel_hpd_init_work(struct drm_i915_private *dev_priv);
2773 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2774 enum port intel_hpd_pin_to_port(struct drm_i915_private *dev_priv,
2775                                 enum hpd_pin pin);
2776 enum hpd_pin intel_hpd_pin_default(struct drm_i915_private *dev_priv,
2777                                    enum port port);
2778 bool intel_hpd_disable(struct drm_i915_private *dev_priv, enum hpd_pin pin);
2779 void intel_hpd_enable(struct drm_i915_private *dev_priv, enum hpd_pin pin);
2780
2781 /* i915_irq.c */
2782 static inline void i915_queue_hangcheck(struct drm_i915_private *dev_priv)
2783 {
2784         unsigned long delay;
2785
2786         if (unlikely(!i915_modparams.enable_hangcheck))
2787                 return;
2788
2789         /* Don't continually defer the hangcheck so that it is always run at
2790          * least once after work has been scheduled on any ring. Otherwise,
2791          * we will ignore a hung ring if a second ring is kept busy.
2792          */
2793
2794         delay = round_jiffies_up_relative(DRM_I915_HANGCHECK_JIFFIES);
2795         queue_delayed_work(system_long_wq,
2796                            &dev_priv->gpu_error.hangcheck_work, delay);
2797 }
2798
2799 __printf(4, 5)
2800 void i915_handle_error(struct drm_i915_private *dev_priv,
2801                        u32 engine_mask,
2802                        unsigned long flags,
2803                        const char *fmt, ...);
2804 #define I915_ERROR_CAPTURE BIT(0)
2805
2806 extern void intel_irq_init(struct drm_i915_private *dev_priv);
2807 extern void intel_irq_fini(struct drm_i915_private *dev_priv);
2808 int intel_irq_install(struct drm_i915_private *dev_priv);
2809 void intel_irq_uninstall(struct drm_i915_private *dev_priv);
2810
2811 static inline bool intel_gvt_active(struct drm_i915_private *dev_priv)
2812 {
2813         return dev_priv->gvt;
2814 }
2815
2816 static inline bool intel_vgpu_active(struct drm_i915_private *dev_priv)
2817 {
2818         return dev_priv->vgpu.active;
2819 }
2820
2821 u32 i915_pipestat_enable_mask(struct drm_i915_private *dev_priv,
2822                               enum pipe pipe);
2823 void
2824 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2825                      u32 status_mask);
2826
2827 void
2828 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2829                       u32 status_mask);
2830
2831 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2832 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2833 void i915_hotplug_interrupt_update(struct drm_i915_private *dev_priv,
2834                                    uint32_t mask,
2835                                    uint32_t bits);
2836 void ilk_update_display_irq(struct drm_i915_private *dev_priv,
2837                             uint32_t interrupt_mask,
2838                             uint32_t enabled_irq_mask);
2839 static inline void
2840 ilk_enable_display_irq(struct drm_i915_private *dev_priv, uint32_t bits)
2841 {
2842         ilk_update_display_irq(dev_priv, bits, bits);
2843 }
2844 static inline void
2845 ilk_disable_display_irq(struct drm_i915_private *dev_priv, uint32_t bits)
2846 {
2847         ilk_update_display_irq(dev_priv, bits, 0);
2848 }
2849 void bdw_update_pipe_irq(struct drm_i915_private *dev_priv,
2850                          enum pipe pipe,
2851                          uint32_t interrupt_mask,
2852                          uint32_t enabled_irq_mask);
2853 static inline void bdw_enable_pipe_irq(struct drm_i915_private *dev_priv,
2854                                        enum pipe pipe, uint32_t bits)
2855 {
2856         bdw_update_pipe_irq(dev_priv, pipe, bits, bits);
2857 }
2858 static inline void bdw_disable_pipe_irq(struct drm_i915_private *dev_priv,
2859                                         enum pipe pipe, uint32_t bits)
2860 {
2861         bdw_update_pipe_irq(dev_priv, pipe, bits, 0);
2862 }
2863 void ibx_display_interrupt_update(struct drm_i915_private *dev_priv,
2864                                   uint32_t interrupt_mask,
2865                                   uint32_t enabled_irq_mask);
2866 static inline void
2867 ibx_enable_display_interrupt(struct drm_i915_private *dev_priv, uint32_t bits)
2868 {
2869         ibx_display_interrupt_update(dev_priv, bits, bits);
2870 }
2871 static inline void
2872 ibx_disable_display_interrupt(struct drm_i915_private *dev_priv, uint32_t bits)
2873 {
2874         ibx_display_interrupt_update(dev_priv, bits, 0);
2875 }
2876
2877 /* i915_gem.c */
2878 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2879                           struct drm_file *file_priv);
2880 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2881                          struct drm_file *file_priv);
2882 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2883                           struct drm_file *file_priv);
2884 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2885                         struct drm_file *file_priv);
2886 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2887                         struct drm_file *file_priv);
2888 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2889                               struct drm_file *file_priv);
2890 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2891                              struct drm_file *file_priv);
2892 int i915_gem_execbuffer_ioctl(struct drm_device *dev, void *data,
2893                               struct drm_file *file_priv);
2894 int i915_gem_execbuffer2_ioctl(struct drm_device *dev, void *data,
2895                                struct drm_file *file_priv);
2896 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2897                         struct drm_file *file_priv);
2898 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2899                                struct drm_file *file);
2900 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2901                                struct drm_file *file);
2902 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2903                             struct drm_file *file_priv);
2904 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2905                            struct drm_file *file_priv);
2906 int i915_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
2907                               struct drm_file *file_priv);
2908 int i915_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
2909                               struct drm_file *file_priv);
2910 int i915_gem_init_userptr(struct drm_i915_private *dev_priv);
2911 void i915_gem_cleanup_userptr(struct drm_i915_private *dev_priv);
2912 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2913                            struct drm_file *file);
2914 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2915                                 struct drm_file *file_priv);
2916 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2917                         struct drm_file *file_priv);
2918 void i915_gem_sanitize(struct drm_i915_private *i915);
2919 int i915_gem_init_early(struct drm_i915_private *dev_priv);
2920 void i915_gem_cleanup_early(struct drm_i915_private *dev_priv);
2921 void i915_gem_load_init_fences(struct drm_i915_private *dev_priv);
2922 int i915_gem_freeze(struct drm_i915_private *dev_priv);
2923 int i915_gem_freeze_late(struct drm_i915_private *dev_priv);
2924
2925 void *i915_gem_object_alloc(struct drm_i915_private *dev_priv);
2926 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2927 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2928                          const struct drm_i915_gem_object_ops *ops);
2929 struct drm_i915_gem_object *
2930 i915_gem_object_create(struct drm_i915_private *dev_priv, u64 size);
2931 struct drm_i915_gem_object *
2932 i915_gem_object_create_from_data(struct drm_i915_private *dev_priv,
2933                                  const void *data, size_t size);
2934 void i915_gem_close_object(struct drm_gem_object *gem, struct drm_file *file);
2935 void i915_gem_free_object(struct drm_gem_object *obj);
2936
2937 static inline void i915_gem_drain_freed_objects(struct drm_i915_private *i915)
2938 {
2939         if (!atomic_read(&i915->mm.free_count))
2940                 return;
2941
2942         /* A single pass should suffice to release all the freed objects (along
2943          * most call paths) , but be a little more paranoid in that freeing
2944          * the objects does take a little amount of time, during which the rcu
2945          * callbacks could have added new objects into the freed list, and
2946          * armed the work again.
2947          */
2948         do {
2949                 rcu_barrier();
2950         } while (flush_work(&i915->mm.free_work));
2951 }
2952
2953 static inline void i915_gem_drain_workqueue(struct drm_i915_private *i915)
2954 {
2955         /*
2956          * Similar to objects above (see i915_gem_drain_freed-objects), in
2957          * general we have workers that are armed by RCU and then rearm
2958          * themselves in their callbacks. To be paranoid, we need to
2959          * drain the workqueue a second time after waiting for the RCU
2960          * grace period so that we catch work queued via RCU from the first
2961          * pass. As neither drain_workqueue() nor flush_workqueue() report
2962          * a result, we make an assumption that we only don't require more
2963          * than 2 passes to catch all recursive RCU delayed work.
2964          *
2965          */
2966         int pass = 2;
2967         do {
2968                 rcu_barrier();
2969                 drain_workqueue(i915->wq);
2970         } while (--pass);
2971 }
2972
2973 struct i915_vma * __must_check
2974 i915_gem_object_ggtt_pin(struct drm_i915_gem_object *obj,
2975                          const struct i915_ggtt_view *view,
2976                          u64 size,
2977                          u64 alignment,
2978                          u64 flags);
2979
2980 int i915_gem_object_unbind(struct drm_i915_gem_object *obj);
2981 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2982
2983 void i915_gem_runtime_suspend(struct drm_i915_private *dev_priv);
2984
2985 static inline int __sg_page_count(const struct scatterlist *sg)
2986 {
2987         return sg->length >> PAGE_SHIFT;
2988 }
2989
2990 struct scatterlist *
2991 i915_gem_object_get_sg(struct drm_i915_gem_object *obj,
2992                        unsigned int n, unsigned int *offset);
2993
2994 struct page *
2995 i915_gem_object_get_page(struct drm_i915_gem_object *obj,
2996                          unsigned int n);
2997
2998 struct page *
2999 i915_gem_object_get_dirty_page(struct drm_i915_gem_object *obj,
3000                                unsigned int n);
3001
3002 dma_addr_t
3003 i915_gem_object_get_dma_address(struct drm_i915_gem_object *obj,
3004                                 unsigned long n);
3005
3006 void __i915_gem_object_set_pages(struct drm_i915_gem_object *obj,
3007                                  struct sg_table *pages,
3008                                  unsigned int sg_page_sizes);
3009 int __i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
3010
3011 static inline int __must_check
3012 i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
3013 {
3014         might_lock(&obj->mm.lock);
3015
3016         if (atomic_inc_not_zero(&obj->mm.pages_pin_count))
3017                 return 0;
3018
3019         return __i915_gem_object_get_pages(obj);
3020 }
3021
3022 static inline bool
3023 i915_gem_object_has_pages(struct drm_i915_gem_object *obj)
3024 {
3025         return !IS_ERR_OR_NULL(READ_ONCE(obj->mm.pages));
3026 }
3027
3028 static inline void
3029 __i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
3030 {
3031         GEM_BUG_ON(!i915_gem_object_has_pages(obj));
3032
3033         atomic_inc(&obj->mm.pages_pin_count);
3034 }
3035
3036 static inline bool
3037 i915_gem_object_has_pinned_pages(struct drm_i915_gem_object *obj)
3038 {
3039         return atomic_read(&obj->mm.pages_pin_count);
3040 }
3041
3042 static inline void
3043 __i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
3044 {
3045         GEM_BUG_ON(!i915_gem_object_has_pages(obj));
3046         GEM_BUG_ON(!i915_gem_object_has_pinned_pages(obj));
3047
3048         atomic_dec(&obj->mm.pages_pin_count);
3049 }
3050
3051 static inline void
3052 i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
3053 {
3054         __i915_gem_object_unpin_pages(obj);
3055 }
3056
3057 enum i915_mm_subclass { /* lockdep subclass for obj->mm.lock */
3058         I915_MM_NORMAL = 0,
3059         I915_MM_SHRINKER
3060 };
3061
3062 void __i915_gem_object_put_pages(struct drm_i915_gem_object *obj,
3063                                  enum i915_mm_subclass subclass);
3064 void __i915_gem_object_invalidate(struct drm_i915_gem_object *obj);
3065
3066 enum i915_map_type {
3067         I915_MAP_WB = 0,
3068         I915_MAP_WC,
3069 #define I915_MAP_OVERRIDE BIT(31)
3070         I915_MAP_FORCE_WB = I915_MAP_WB | I915_MAP_OVERRIDE,
3071         I915_MAP_FORCE_WC = I915_MAP_WC | I915_MAP_OVERRIDE,
3072 };
3073
3074 /**
3075  * i915_gem_object_pin_map - return a contiguous mapping of the entire object
3076  * @obj: the object to map into kernel address space
3077  * @type: the type of mapping, used to select pgprot_t
3078  *
3079  * Calls i915_gem_object_pin_pages() to prevent reaping of the object's
3080  * pages and then returns a contiguous mapping of the backing storage into
3081  * the kernel address space. Based on the @type of mapping, the PTE will be
3082  * set to either WriteBack or WriteCombine (via pgprot_t).
3083  *
3084  * The caller is responsible for calling i915_gem_object_unpin_map() when the
3085  * mapping is no longer required.
3086  *
3087  * Returns the pointer through which to access the mapped object, or an
3088  * ERR_PTR() on error.
3089  */
3090 void *__must_check i915_gem_object_pin_map(struct drm_i915_gem_object *obj,
3091                                            enum i915_map_type type);
3092
3093 /**
3094  * i915_gem_object_unpin_map - releases an earlier mapping
3095  * @obj: the object to unmap
3096  *
3097  * After pinning the object and mapping its pages, once you are finished
3098  * with your access, call i915_gem_object_unpin_map() to release the pin
3099  * upon the mapping. Once the pin count reaches zero, that mapping may be
3100  * removed.
3101  */
3102 static inline void i915_gem_object_unpin_map(struct drm_i915_gem_object *obj)
3103 {
3104         i915_gem_object_unpin_pages(obj);
3105 }
3106
3107 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
3108                                     unsigned int *needs_clflush);
3109 int i915_gem_obj_prepare_shmem_write(struct drm_i915_gem_object *obj,
3110                                      unsigned int *needs_clflush);
3111 #define CLFLUSH_BEFORE  BIT(0)
3112 #define CLFLUSH_AFTER   BIT(1)
3113 #define CLFLUSH_FLAGS   (CLFLUSH_BEFORE | CLFLUSH_AFTER)
3114
3115 static inline void
3116 i915_gem_obj_finish_shmem_access(struct drm_i915_gem_object *obj)
3117 {
3118         i915_gem_object_unpin_pages(obj);
3119 }
3120
3121 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
3122 void i915_vma_move_to_active(struct i915_vma *vma,
3123                              struct i915_request *rq,
3124                              unsigned int flags);
3125 int i915_gem_dumb_create(struct drm_file *file_priv,
3126                          struct drm_device *dev,
3127                          struct drm_mode_create_dumb *args);
3128 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
3129                       uint32_t handle, uint64_t *offset);
3130 int i915_gem_mmap_gtt_version(void);
3131
3132 void i915_gem_track_fb(struct drm_i915_gem_object *old,
3133                        struct drm_i915_gem_object *new,
3134                        unsigned frontbuffer_bits);
3135
3136 int __must_check i915_gem_set_global_seqno(struct drm_device *dev, u32 seqno);
3137
3138 struct i915_request *
3139 i915_gem_find_active_request(struct intel_engine_cs *engine);
3140
3141 static inline bool i915_reset_backoff(struct i915_gpu_error *error)
3142 {
3143         return unlikely(test_bit(I915_RESET_BACKOFF, &error->flags));
3144 }
3145
3146 static inline bool i915_reset_handoff(struct i915_gpu_error *error)
3147 {
3148         return unlikely(test_bit(I915_RESET_HANDOFF, &error->flags));
3149 }
3150
3151 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
3152 {
3153         return unlikely(test_bit(I915_WEDGED, &error->flags));
3154 }
3155
3156 static inline bool i915_reset_backoff_or_wedged(struct i915_gpu_error *error)
3157 {
3158         return i915_reset_backoff(error) | i915_terminally_wedged(error);
3159 }
3160
3161 static inline u32 i915_reset_count(struct i915_gpu_error *error)
3162 {
3163         return READ_ONCE(error->reset_count);
3164 }
3165
3166 static inline u32 i915_reset_engine_count(struct i915_gpu_error *error,
3167                                           struct intel_engine_cs *engine)
3168 {
3169         return READ_ONCE(error->reset_engine_count[engine->id]);
3170 }
3171
3172 struct i915_request *
3173 i915_gem_reset_prepare_engine(struct intel_engine_cs *engine);
3174 int i915_gem_reset_prepare(struct drm_i915_private *dev_priv);
3175 void i915_gem_reset(struct drm_i915_private *dev_priv,
3176                     unsigned int stalled_mask);
3177 void i915_gem_reset_finish_engine(struct intel_engine_cs *engine);
3178 void i915_gem_reset_finish(struct drm_i915_private *dev_priv);
3179 void i915_gem_set_wedged(struct drm_i915_private *dev_priv);
3180 bool i915_gem_unset_wedged(struct drm_i915_private *dev_priv);
3181 void i915_gem_reset_engine(struct intel_engine_cs *engine,
3182                            struct i915_request *request,
3183                            bool stalled);
3184
3185 void i915_gem_init_mmio(struct drm_i915_private *i915);
3186 int __must_check i915_gem_init(struct drm_i915_private *dev_priv);
3187 int __must_check i915_gem_init_hw(struct drm_i915_private *dev_priv);
3188 void i915_gem_init_swizzling(struct drm_i915_private *dev_priv);
3189 void i915_gem_fini(struct drm_i915_private *dev_priv);
3190 void i915_gem_cleanup_engines(struct drm_i915_private *dev_priv);
3191 int i915_gem_wait_for_idle(struct drm_i915_private *dev_priv,
3192                            unsigned int flags);
3193 int __must_check i915_gem_suspend(struct drm_i915_private *dev_priv);
3194 void i915_gem_suspend_late(struct drm_i915_private *dev_priv);
3195 void i915_gem_resume(struct drm_i915_private *dev_priv);
3196 vm_fault_t i915_gem_fault(struct vm_fault *vmf);
3197 int i915_gem_object_wait(struct drm_i915_gem_object *obj,
3198                          unsigned int flags,
3199                          long timeout,
3200                          struct intel_rps_client *rps);
3201 int i915_gem_object_wait_priority(struct drm_i915_gem_object *obj,
3202                                   unsigned int flags,
3203                                   const struct i915_sched_attr *attr);
3204 #define I915_PRIORITY_DISPLAY I915_PRIORITY_MAX
3205
3206 int __must_check
3207 i915_gem_object_set_to_wc_domain(struct drm_i915_gem_object *obj, bool write);
3208 int __must_check
3209 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj, bool write);
3210 int __must_check
3211 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
3212 struct i915_vma * __must_check
3213 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
3214                                      u32 alignment,
3215                                      const struct i915_ggtt_view *view,
3216                                      unsigned int flags);
3217 void i915_gem_object_unpin_from_display_plane(struct i915_vma *vma);
3218 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
3219                                 int align);
3220 int i915_gem_open(struct drm_i915_private *i915, struct drm_file *file);
3221 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
3222
3223 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
3224                                     enum i915_cache_level cache_level);
3225
3226 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
3227                                 struct dma_buf *dma_buf);
3228
3229 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
3230                                 struct drm_gem_object *gem_obj, int flags);
3231
3232 static inline struct i915_hw_ppgtt *
3233 i915_vm_to_ppgtt(struct i915_address_space *vm)
3234 {
3235         return container_of(vm, struct i915_hw_ppgtt, vm);
3236 }
3237
3238 /* i915_gem_fence_reg.c */
3239 struct drm_i915_fence_reg *
3240 i915_reserve_fence(struct drm_i915_private *dev_priv);
3241 void i915_unreserve_fence(struct drm_i915_fence_reg *fence);
3242
3243 void i915_gem_revoke_fences(struct drm_i915_private *dev_priv);
3244 void i915_gem_restore_fences(struct drm_i915_private *dev_priv);
3245
3246 void i915_gem_detect_bit_6_swizzle(struct drm_i915_private *dev_priv);
3247 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj,
3248                                        struct sg_table *pages);
3249 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj,
3250                                          struct sg_table *pages);
3251
3252 static inline struct i915_gem_context *
3253 __i915_gem_context_lookup_rcu(struct drm_i915_file_private *file_priv, u32 id)
3254 {
3255         return idr_find(&file_priv->context_idr, id);
3256 }
3257
3258 static inline struct i915_gem_context *
3259 i915_gem_context_lookup(struct drm_i915_file_private *file_priv, u32 id)
3260 {
3261         struct i915_gem_context *ctx;
3262
3263         rcu_read_lock();
3264         ctx = __i915_gem_context_lookup_rcu(file_priv, id);
3265         if (ctx && !kref_get_unless_zero(&ctx->ref))
3266                 ctx = NULL;
3267         rcu_read_unlock();
3268
3269         return ctx;
3270 }
3271
3272 int i915_perf_open_ioctl(struct drm_device *dev, void *data,
3273                          struct drm_file *file);
3274 int i915_perf_add_config_ioctl(struct drm_device *dev, void *data,
3275                                struct drm_file *file);
3276 int i915_perf_remove_config_ioctl(struct drm_device *dev, void *data,
3277                                   struct drm_file *file);
3278 void i915_oa_init_reg_state(struct intel_engine_cs *engine,
3279                             struct i915_gem_context *ctx,
3280                             uint32_t *reg_state);
3281
3282 /* i915_gem_evict.c */
3283 int __must_check i915_gem_evict_something(struct i915_address_space *vm,
3284                                           u64 min_size, u64 alignment,
3285                                           unsigned cache_level,
3286                                           u64 start, u64 end,
3287                                           unsigned flags);
3288 int __must_check i915_gem_evict_for_node(struct i915_address_space *vm,
3289                                          struct drm_mm_node *node,
3290                                          unsigned int flags);
3291 int i915_gem_evict_vm(struct i915_address_space *vm);
3292
3293 void i915_gem_flush_ggtt_writes(struct drm_i915_private *dev_priv);
3294
3295 /* belongs in i915_gem_gtt.h */
3296 static inline void i915_gem_chipset_flush(struct drm_i915_private *dev_priv)
3297 {
3298         wmb();
3299         if (INTEL_GEN(dev_priv) < 6)
3300                 intel_gtt_chipset_flush();
3301 }
3302
3303 /* i915_gem_stolen.c */
3304 int i915_gem_stolen_insert_node(struct drm_i915_private *dev_priv,
3305                                 struct drm_mm_node *node, u64 size,
3306                                 unsigned alignment);
3307 int i915_gem_stolen_insert_node_in_range(struct drm_i915_private *dev_priv,
3308                                          struct drm_mm_node *node, u64 size,
3309                                          unsigned alignment, u64 start,
3310                                          u64 end);
3311 void i915_gem_stolen_remove_node(struct drm_i915_private *dev_priv,
3312                                  struct drm_mm_node *node);
3313 int i915_gem_init_stolen(struct drm_i915_private *dev_priv);
3314 void i915_gem_cleanup_stolen(struct drm_device *dev);
3315 struct drm_i915_gem_object *
3316 i915_gem_object_create_stolen(struct drm_i915_private *dev_priv,
3317                               resource_size_t size);
3318 struct drm_i915_gem_object *
3319 i915_gem_object_create_stolen_for_preallocated(struct drm_i915_private *dev_priv,
3320                                                resource_size_t stolen_offset,
3321                                                resource_size_t gtt_offset,
3322                                                resource_size_t size);
3323
3324 /* i915_gem_internal.c */
3325 struct drm_i915_gem_object *
3326 i915_gem_object_create_internal(struct drm_i915_private *dev_priv,
3327                                 phys_addr_t size);
3328
3329 /* i915_gem_shrinker.c */
3330 unsigned long i915_gem_shrink(struct drm_i915_private *i915,
3331                               unsigned long target,
3332                               unsigned long *nr_scanned,
3333                               unsigned flags);
3334 #define I915_SHRINK_PURGEABLE 0x1
3335 #define I915_SHRINK_UNBOUND 0x2
3336 #define I915_SHRINK_BOUND 0x4
3337 #define I915_SHRINK_ACTIVE 0x8
3338 #define I915_SHRINK_VMAPS 0x10
3339 unsigned long i915_gem_shrink_all(struct drm_i915_private *i915);
3340 void i915_gem_shrinker_register(struct drm_i915_private *i915);
3341 void i915_gem_shrinker_unregister(struct drm_i915_private *i915);
3342
3343
3344 /* i915_gem_tiling.c */
3345 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
3346 {
3347         struct drm_i915_private *dev_priv = to_i915(obj->base.dev);
3348
3349         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
3350                 i915_gem_object_is_tiled(obj);
3351 }
3352
3353 u32 i915_gem_fence_size(struct drm_i915_private *dev_priv, u32 size,
3354                         unsigned int tiling, unsigned int stride);
3355 u32 i915_gem_fence_alignment(struct drm_i915_private *dev_priv, u32 size,
3356                              unsigned int tiling, unsigned int stride);
3357
3358 /* i915_debugfs.c */
3359 #ifdef CONFIG_DEBUG_FS
3360 int i915_debugfs_register(struct drm_i915_private *dev_priv);
3361 int i915_debugfs_connector_add(struct drm_connector *connector);
3362 void intel_display_crc_init(struct drm_i915_private *dev_priv);
3363 #else
3364 static inline int i915_debugfs_register(struct drm_i915_private *dev_priv) {return 0;}
3365 static inline int i915_debugfs_connector_add(struct drm_connector *connector)
3366 { return 0; }
3367 static inline void intel_display_crc_init(struct drm_i915_private *dev_priv) {}
3368 #endif
3369
3370 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
3371
3372 /* i915_cmd_parser.c */
3373 int i915_cmd_parser_get_version(struct drm_i915_private *dev_priv);
3374 void intel_engine_init_cmd_parser(struct intel_engine_cs *engine);
3375 void intel_engine_cleanup_cmd_parser(struct intel_engine_cs *engine);
3376 int intel_engine_cmd_parser(struct intel_engine_cs *engine,
3377                             struct drm_i915_gem_object *batch_obj,
3378                             struct drm_i915_gem_object *shadow_batch_obj,
3379                             u32 batch_start_offset,
3380                             u32 batch_len,
3381                             bool is_master);
3382
3383 /* i915_perf.c */
3384 extern void i915_perf_init(struct drm_i915_private *dev_priv);
3385 extern void i915_perf_fini(struct drm_i915_private *dev_priv);
3386 extern void i915_perf_register(struct drm_i915_private *dev_priv);
3387 extern void i915_perf_unregister(struct drm_i915_private *dev_priv);
3388
3389 /* i915_suspend.c */
3390 extern int i915_save_state(struct drm_i915_private *dev_priv);
3391 extern int i915_restore_state(struct drm_i915_private *dev_priv);
3392
3393 /* i915_sysfs.c */
3394 void i915_setup_sysfs(struct drm_i915_private *dev_priv);
3395 void i915_teardown_sysfs(struct drm_i915_private *dev_priv);
3396
3397 /* intel_lpe_audio.c */
3398 int  intel_lpe_audio_init(struct drm_i915_private *dev_priv);
3399 void intel_lpe_audio_teardown(struct drm_i915_private *dev_priv);
3400 void intel_lpe_audio_irq_handler(struct drm_i915_private *dev_priv);
3401 void intel_lpe_audio_notify(struct drm_i915_private *dev_priv,