drm/i915/psr: Preserve SRD_CTL bit 29 on PSR init
[muen/linux.git] / drivers / gpu / drm / i915 / i915_reg.h
1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
2  * All Rights Reserved.
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the
6  * "Software"), to deal in the Software without restriction, including
7  * without limitation the rights to use, copy, modify, merge, publish,
8  * distribute, sub license, and/or sell copies of the Software, and to
9  * permit persons to whom the Software is furnished to do so, subject to
10  * the following conditions:
11  *
12  * The above copyright notice and this permission notice (including the
13  * next paragraph) shall be included in all copies or substantial portions
14  * of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef _I915_REG_H_
26 #define _I915_REG_H_
27
28 typedef struct {
29         uint32_t reg;
30 } i915_reg_t;
31
32 #define _MMIO(r) ((const i915_reg_t){ .reg = (r) })
33
34 #define INVALID_MMIO_REG _MMIO(0)
35
36 static inline uint32_t i915_mmio_reg_offset(i915_reg_t reg)
37 {
38         return reg.reg;
39 }
40
41 static inline bool i915_mmio_reg_equal(i915_reg_t a, i915_reg_t b)
42 {
43         return i915_mmio_reg_offset(a) == i915_mmio_reg_offset(b);
44 }
45
46 static inline bool i915_mmio_reg_valid(i915_reg_t reg)
47 {
48         return !i915_mmio_reg_equal(reg, INVALID_MMIO_REG);
49 }
50
51 #define _PICK(__index, ...) (((const u32 []){ __VA_ARGS__ })[__index])
52
53 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
54 #define _MMIO_PIPE(pipe, a, b) _MMIO(_PIPE(pipe, a, b))
55 #define _PLANE(plane, a, b) _PIPE(plane, a, b)
56 #define _MMIO_PLANE(plane, a, b) _MMIO_PIPE(plane, a, b)
57 #define _TRANS(tran, a, b) ((a) + (tran)*((b)-(a)))
58 #define _MMIO_TRANS(tran, a, b) _MMIO(_TRANS(tran, a, b))
59 #define _PORT(port, a, b) ((a) + (port)*((b)-(a)))
60 #define _MMIO_PORT(port, a, b) _MMIO(_PORT(port, a, b))
61 #define _MMIO_PIPE3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
62 #define _MMIO_PORT3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
63 #define _PLL(pll, a, b) ((a) + (pll)*((b)-(a)))
64 #define _MMIO_PLL(pll, a, b) _MMIO(_PLL(pll, a, b))
65 #define _MMIO_PORT6(port, a, b, c, d, e, f) _MMIO(_PICK(port, a, b, c, d, e, f))
66 #define _MMIO_PORT6_LN(port, ln, a0, a1, b, c, d, e, f)                 \
67         _MMIO(_PICK(port, a0, b, c, d, e, f) + (ln * (a1 - a0)))
68 #define _PHY3(phy, ...) _PICK(phy, __VA_ARGS__)
69 #define _MMIO_PHY3(phy, a, b, c) _MMIO(_PHY3(phy, a, b, c))
70
71 #define _MASKED_FIELD(mask, value) ({                                      \
72         if (__builtin_constant_p(mask))                                    \
73                 BUILD_BUG_ON_MSG(((mask) & 0xffff0000), "Incorrect mask"); \
74         if (__builtin_constant_p(value))                                   \
75                 BUILD_BUG_ON_MSG((value) & 0xffff0000, "Incorrect value"); \
76         if (__builtin_constant_p(mask) && __builtin_constant_p(value))     \
77                 BUILD_BUG_ON_MSG((value) & ~(mask),                        \
78                                  "Incorrect value for mask");              \
79         (mask) << 16 | (value); })
80 #define _MASKED_BIT_ENABLE(a)   ({ typeof(a) _a = (a); _MASKED_FIELD(_a, _a); })
81 #define _MASKED_BIT_DISABLE(a)  (_MASKED_FIELD((a), 0))
82
83 /* Engine ID */
84
85 #define RCS_HW          0
86 #define VCS_HW          1
87 #define BCS_HW          2
88 #define VECS_HW         3
89 #define VCS2_HW         4
90
91 /* Engine class */
92
93 #define RENDER_CLASS            0
94 #define VIDEO_DECODE_CLASS      1
95 #define VIDEO_ENHANCEMENT_CLASS 2
96 #define COPY_ENGINE_CLASS       3
97 #define OTHER_CLASS             4
98
99 /* PCI config space */
100
101 #define MCHBAR_I915 0x44
102 #define MCHBAR_I965 0x48
103 #define MCHBAR_SIZE (4 * 4096)
104
105 #define DEVEN 0x54
106 #define   DEVEN_MCHBAR_EN (1 << 28)
107
108 /* BSM in include/drm/i915_drm.h */
109
110 #define HPLLCC  0xc0 /* 85x only */
111 #define   GC_CLOCK_CONTROL_MASK         (0x7 << 0)
112 #define   GC_CLOCK_133_200              (0 << 0)
113 #define   GC_CLOCK_100_200              (1 << 0)
114 #define   GC_CLOCK_100_133              (2 << 0)
115 #define   GC_CLOCK_133_266              (3 << 0)
116 #define   GC_CLOCK_133_200_2            (4 << 0)
117 #define   GC_CLOCK_133_266_2            (5 << 0)
118 #define   GC_CLOCK_166_266              (6 << 0)
119 #define   GC_CLOCK_166_250              (7 << 0)
120
121 #define I915_GDRST 0xc0 /* PCI config register */
122 #define   GRDOM_FULL            (0 << 2)
123 #define   GRDOM_RENDER          (1 << 2)
124 #define   GRDOM_MEDIA           (3 << 2)
125 #define   GRDOM_MASK            (3 << 2)
126 #define   GRDOM_RESET_STATUS    (1 << 1)
127 #define   GRDOM_RESET_ENABLE    (1 << 0)
128
129 /* BSpec only has register offset, PCI device and bit found empirically */
130 #define I830_CLOCK_GATE 0xc8 /* device 0 */
131 #define   I830_L2_CACHE_CLOCK_GATE_DISABLE      (1 << 2)
132
133 #define GCDGMBUS 0xcc
134
135 #define GCFGC2  0xda
136 #define GCFGC   0xf0 /* 915+ only */
137 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
138 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
139 #define   GC_DISPLAY_CLOCK_333_320_MHZ  (4 << 4)
140 #define   GC_DISPLAY_CLOCK_267_MHZ_PNV  (0 << 4)
141 #define   GC_DISPLAY_CLOCK_333_MHZ_PNV  (1 << 4)
142 #define   GC_DISPLAY_CLOCK_444_MHZ_PNV  (2 << 4)
143 #define   GC_DISPLAY_CLOCK_200_MHZ_PNV  (5 << 4)
144 #define   GC_DISPLAY_CLOCK_133_MHZ_PNV  (6 << 4)
145 #define   GC_DISPLAY_CLOCK_167_MHZ_PNV  (7 << 4)
146 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
147 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
148 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
149 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
150 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
151 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
152 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
153 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
154 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
155 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
156 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
157 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
158 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
159 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
160 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
161 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
162 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
163 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
164 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
165 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
166
167 #define ASLE    0xe4
168 #define ASLS    0xfc
169
170 #define SWSCI   0xe8
171 #define   SWSCI_SCISEL  (1 << 15)
172 #define   SWSCI_GSSCIE  (1 << 0)
173
174 #define LBPC 0xf4 /* legacy/combination backlight modes, also called LBB */
175
176
177 #define ILK_GDSR _MMIO(MCHBAR_MIRROR_BASE + 0x2ca4)
178 #define  ILK_GRDOM_FULL         (0<<1)
179 #define  ILK_GRDOM_RENDER       (1<<1)
180 #define  ILK_GRDOM_MEDIA        (3<<1)
181 #define  ILK_GRDOM_MASK         (3<<1)
182 #define  ILK_GRDOM_RESET_ENABLE (1<<0)
183
184 #define GEN6_MBCUNIT_SNPCR      _MMIO(0x900c) /* for LLC config */
185 #define   GEN6_MBC_SNPCR_SHIFT  21
186 #define   GEN6_MBC_SNPCR_MASK   (3<<21)
187 #define   GEN6_MBC_SNPCR_MAX    (0<<21)
188 #define   GEN6_MBC_SNPCR_MED    (1<<21)
189 #define   GEN6_MBC_SNPCR_LOW    (2<<21)
190 #define   GEN6_MBC_SNPCR_MIN    (3<<21) /* only 1/16th of the cache is shared */
191
192 #define VLV_G3DCTL              _MMIO(0x9024)
193 #define VLV_GSCKGCTL            _MMIO(0x9028)
194
195 #define GEN6_MBCTL              _MMIO(0x0907c)
196 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
197 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
198 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
199 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
200 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
201
202 #define GEN6_GDRST      _MMIO(0x941c)
203 #define  GEN6_GRDOM_FULL                (1 << 0)
204 #define  GEN6_GRDOM_RENDER              (1 << 1)
205 #define  GEN6_GRDOM_MEDIA               (1 << 2)
206 #define  GEN6_GRDOM_BLT                 (1 << 3)
207 #define  GEN6_GRDOM_VECS                (1 << 4)
208 #define  GEN9_GRDOM_GUC                 (1 << 5)
209 #define  GEN8_GRDOM_MEDIA2              (1 << 7)
210
211 #define RING_PP_DIR_BASE(engine)        _MMIO((engine)->mmio_base+0x228)
212 #define RING_PP_DIR_BASE_READ(engine)   _MMIO((engine)->mmio_base+0x518)
213 #define RING_PP_DIR_DCLV(engine)        _MMIO((engine)->mmio_base+0x220)
214 #define   PP_DIR_DCLV_2G                0xffffffff
215
216 #define GEN8_RING_PDP_UDW(engine, n)    _MMIO((engine)->mmio_base+0x270 + (n) * 8 + 4)
217 #define GEN8_RING_PDP_LDW(engine, n)    _MMIO((engine)->mmio_base+0x270 + (n) * 8)
218
219 #define GEN8_R_PWR_CLK_STATE            _MMIO(0x20C8)
220 #define   GEN8_RPCS_ENABLE              (1 << 31)
221 #define   GEN8_RPCS_S_CNT_ENABLE        (1 << 18)
222 #define   GEN8_RPCS_S_CNT_SHIFT         15
223 #define   GEN8_RPCS_S_CNT_MASK          (0x7 << GEN8_RPCS_S_CNT_SHIFT)
224 #define   GEN8_RPCS_SS_CNT_ENABLE       (1 << 11)
225 #define   GEN8_RPCS_SS_CNT_SHIFT        8
226 #define   GEN8_RPCS_SS_CNT_MASK         (0x7 << GEN8_RPCS_SS_CNT_SHIFT)
227 #define   GEN8_RPCS_EU_MAX_SHIFT        4
228 #define   GEN8_RPCS_EU_MAX_MASK         (0xf << GEN8_RPCS_EU_MAX_SHIFT)
229 #define   GEN8_RPCS_EU_MIN_SHIFT        0
230 #define   GEN8_RPCS_EU_MIN_MASK         (0xf << GEN8_RPCS_EU_MIN_SHIFT)
231
232 #define WAIT_FOR_RC6_EXIT               _MMIO(0x20CC)
233 /* HSW only */
234 #define   HSW_SELECTIVE_READ_ADDRESSING_SHIFT           2
235 #define   HSW_SELECTIVE_READ_ADDRESSING_MASK            (0x3 << HSW_SLECTIVE_READ_ADDRESSING_SHIFT)
236 #define   HSW_SELECTIVE_WRITE_ADDRESS_SHIFT             4
237 #define   HSW_SELECTIVE_WRITE_ADDRESS_MASK              (0x7 << HSW_SELECTIVE_WRITE_ADDRESS_SHIFT)
238 /* HSW+ */
239 #define   HSW_WAIT_FOR_RC6_EXIT_ENABLE                  (1 << 0)
240 #define   HSW_RCS_CONTEXT_ENABLE                        (1 << 7)
241 #define   HSW_RCS_INHIBIT                               (1 << 8)
242 /* Gen8 */
243 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
244 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
245 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
246 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
247 #define   GEN8_SELECTIVE_WRITE_ADDRESSING_ENABLE        (1 << 6)
248 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT     9
249 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_MASK      (0x3 << GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT)
250 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT        11
251 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_MASK         (0x3 << GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT)
252 #define   GEN8_SELECTIVE_READ_ADDRESSING_ENABLE         (1 << 13)
253
254 #define GAM_ECOCHK                      _MMIO(0x4090)
255 #define   BDW_DISABLE_HDC_INVALIDATION  (1<<25)
256 #define   ECOCHK_SNB_BIT                (1<<10)
257 #define   ECOCHK_DIS_TLB                (1<<8)
258 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1<<6)
259 #define   ECOCHK_PPGTT_CACHE64B         (0x3<<3)
260 #define   ECOCHK_PPGTT_CACHE4B          (0x0<<3)
261 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1<<4)
262 #define   ECOCHK_PPGTT_LLC_IVB          (0x1<<3)
263 #define   ECOCHK_PPGTT_UC_HSW           (0x1<<3)
264 #define   ECOCHK_PPGTT_WT_HSW           (0x2<<3)
265 #define   ECOCHK_PPGTT_WB_HSW           (0x3<<3)
266
267 #define GEN8_CONFIG0                    _MMIO(0xD00)
268 #define  GEN9_DEFAULT_FIXES             (1 << 3 | 1 << 2 | 1 << 1)
269
270 #define GAC_ECO_BITS                    _MMIO(0x14090)
271 #define   ECOBITS_SNB_BIT               (1<<13)
272 #define   ECOBITS_PPGTT_CACHE64B        (3<<8)
273 #define   ECOBITS_PPGTT_CACHE4B         (0<<8)
274
275 #define GAB_CTL                         _MMIO(0x24000)
276 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1<<8)
277
278 #define GEN6_STOLEN_RESERVED            _MMIO(0x1082C0)
279 #define GEN6_STOLEN_RESERVED_ADDR_MASK  (0xFFF << 20)
280 #define GEN7_STOLEN_RESERVED_ADDR_MASK  (0x3FFF << 18)
281 #define GEN6_STOLEN_RESERVED_SIZE_MASK  (3 << 4)
282 #define GEN6_STOLEN_RESERVED_1M         (0 << 4)
283 #define GEN6_STOLEN_RESERVED_512K       (1 << 4)
284 #define GEN6_STOLEN_RESERVED_256K       (2 << 4)
285 #define GEN6_STOLEN_RESERVED_128K       (3 << 4)
286 #define GEN7_STOLEN_RESERVED_SIZE_MASK  (1 << 5)
287 #define GEN7_STOLEN_RESERVED_1M         (0 << 5)
288 #define GEN7_STOLEN_RESERVED_256K       (1 << 5)
289 #define GEN8_STOLEN_RESERVED_SIZE_MASK  (3 << 7)
290 #define GEN8_STOLEN_RESERVED_1M         (0 << 7)
291 #define GEN8_STOLEN_RESERVED_2M         (1 << 7)
292 #define GEN8_STOLEN_RESERVED_4M         (2 << 7)
293 #define GEN8_STOLEN_RESERVED_8M         (3 << 7)
294
295 /* VGA stuff */
296
297 #define VGA_ST01_MDA 0x3ba
298 #define VGA_ST01_CGA 0x3da
299
300 #define _VGA_MSR_WRITE _MMIO(0x3c2)
301 #define VGA_MSR_WRITE 0x3c2
302 #define VGA_MSR_READ 0x3cc
303 #define   VGA_MSR_MEM_EN (1<<1)
304 #define   VGA_MSR_CGA_MODE (1<<0)
305
306 #define VGA_SR_INDEX 0x3c4
307 #define SR01                    1
308 #define VGA_SR_DATA 0x3c5
309
310 #define VGA_AR_INDEX 0x3c0
311 #define   VGA_AR_VID_EN (1<<5)
312 #define VGA_AR_DATA_WRITE 0x3c0
313 #define VGA_AR_DATA_READ 0x3c1
314
315 #define VGA_GR_INDEX 0x3ce
316 #define VGA_GR_DATA 0x3cf
317 /* GR05 */
318 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
319 #define     VGA_GR_MEM_READ_MODE_PLANE 1
320 /* GR06 */
321 #define   VGA_GR_MEM_MODE_MASK 0xc
322 #define   VGA_GR_MEM_MODE_SHIFT 2
323 #define   VGA_GR_MEM_A0000_AFFFF 0
324 #define   VGA_GR_MEM_A0000_BFFFF 1
325 #define   VGA_GR_MEM_B0000_B7FFF 2
326 #define   VGA_GR_MEM_B0000_BFFFF 3
327
328 #define VGA_DACMASK 0x3c6
329 #define VGA_DACRX 0x3c7
330 #define VGA_DACWX 0x3c8
331 #define VGA_DACDATA 0x3c9
332
333 #define VGA_CR_INDEX_MDA 0x3b4
334 #define VGA_CR_DATA_MDA 0x3b5
335 #define VGA_CR_INDEX_CGA 0x3d4
336 #define VGA_CR_DATA_CGA 0x3d5
337
338 /*
339  * Instruction field definitions used by the command parser
340  */
341 #define INSTR_CLIENT_SHIFT      29
342 #define   INSTR_MI_CLIENT       0x0
343 #define   INSTR_BC_CLIENT       0x2
344 #define   INSTR_RC_CLIENT       0x3
345 #define INSTR_SUBCLIENT_SHIFT   27
346 #define INSTR_SUBCLIENT_MASK    0x18000000
347 #define   INSTR_MEDIA_SUBCLIENT 0x2
348 #define INSTR_26_TO_24_MASK     0x7000000
349 #define   INSTR_26_TO_24_SHIFT  24
350
351 /*
352  * Memory interface instructions used by the kernel
353  */
354 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
355 /* Many MI commands use bit 22 of the header dword for GGTT vs PPGTT */
356 #define  MI_GLOBAL_GTT    (1<<22)
357
358 #define MI_NOOP                 MI_INSTR(0, 0)
359 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
360 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
361 #define   MI_WAIT_FOR_OVERLAY_FLIP      (1<<16)
362 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
363 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
364 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
365 #define MI_FLUSH                MI_INSTR(0x04, 0)
366 #define   MI_READ_FLUSH         (1 << 0)
367 #define   MI_EXE_FLUSH          (1 << 1)
368 #define   MI_NO_WRITE_FLUSH     (1 << 2)
369 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
370 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
371 #define   MI_INVALIDATE_ISP     (1 << 5) /* invalidate indirect state pointers */
372 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
373 #define MI_ARB_ON_OFF           MI_INSTR(0x08, 0)
374 #define   MI_ARB_ENABLE                 (1<<0)
375 #define   MI_ARB_DISABLE                (0<<0)
376 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
377 #define MI_SUSPEND_FLUSH        MI_INSTR(0x0b, 0)
378 #define   MI_SUSPEND_FLUSH_EN   (1<<0)
379 #define MI_SET_APPID            MI_INSTR(0x0e, 0)
380 #define MI_OVERLAY_FLIP         MI_INSTR(0x11, 0)
381 #define   MI_OVERLAY_CONTINUE   (0x0<<21)
382 #define   MI_OVERLAY_ON         (0x1<<21)
383 #define   MI_OVERLAY_OFF        (0x2<<21)
384 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
385 #define MI_DISPLAY_FLIP         MI_INSTR(0x14, 2)
386 #define MI_DISPLAY_FLIP_I915    MI_INSTR(0x14, 1)
387 #define   MI_DISPLAY_FLIP_PLANE(n) ((n) << 20)
388 /* IVB has funny definitions for which plane to flip. */
389 #define   MI_DISPLAY_FLIP_IVB_PLANE_A  (0 << 19)
390 #define   MI_DISPLAY_FLIP_IVB_PLANE_B  (1 << 19)
391 #define   MI_DISPLAY_FLIP_IVB_SPRITE_A (2 << 19)
392 #define   MI_DISPLAY_FLIP_IVB_SPRITE_B (3 << 19)
393 #define   MI_DISPLAY_FLIP_IVB_PLANE_C  (4 << 19)
394 #define   MI_DISPLAY_FLIP_IVB_SPRITE_C (5 << 19)
395 /* SKL ones */
396 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_A (0 << 8)
397 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_B (1 << 8)
398 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_C (2 << 8)
399 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_A (4 << 8)
400 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_B (5 << 8)
401 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_C (6 << 8)
402 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_A (7 << 8)
403 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_B (8 << 8)
404 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_C (9 << 8)
405 #define MI_SEMAPHORE_MBOX       MI_INSTR(0x16, 1) /* gen6, gen7 */
406 #define   MI_SEMAPHORE_GLOBAL_GTT    (1<<22)
407 #define   MI_SEMAPHORE_UPDATE       (1<<21)
408 #define   MI_SEMAPHORE_COMPARE      (1<<20)
409 #define   MI_SEMAPHORE_REGISTER     (1<<18)
410 #define   MI_SEMAPHORE_SYNC_VR      (0<<16) /* RCS  wait for VCS  (RVSYNC) */
411 #define   MI_SEMAPHORE_SYNC_VER     (1<<16) /* RCS  wait for VECS (RVESYNC) */
412 #define   MI_SEMAPHORE_SYNC_BR      (2<<16) /* RCS  wait for BCS  (RBSYNC) */
413 #define   MI_SEMAPHORE_SYNC_BV      (0<<16) /* VCS  wait for BCS  (VBSYNC) */
414 #define   MI_SEMAPHORE_SYNC_VEV     (1<<16) /* VCS  wait for VECS (VVESYNC) */
415 #define   MI_SEMAPHORE_SYNC_RV      (2<<16) /* VCS  wait for RCS  (VRSYNC) */
416 #define   MI_SEMAPHORE_SYNC_RB      (0<<16) /* BCS  wait for RCS  (BRSYNC) */
417 #define   MI_SEMAPHORE_SYNC_VEB     (1<<16) /* BCS  wait for VECS (BVESYNC) */
418 #define   MI_SEMAPHORE_SYNC_VB      (2<<16) /* BCS  wait for VCS  (BVSYNC) */
419 #define   MI_SEMAPHORE_SYNC_BVE     (0<<16) /* VECS wait for BCS  (VEBSYNC) */
420 #define   MI_SEMAPHORE_SYNC_VVE     (1<<16) /* VECS wait for VCS  (VEVSYNC) */
421 #define   MI_SEMAPHORE_SYNC_RVE     (2<<16) /* VECS wait for RCS  (VERSYNC) */
422 #define   MI_SEMAPHORE_SYNC_INVALID (3<<16)
423 #define   MI_SEMAPHORE_SYNC_MASK    (3<<16)
424 #define MI_SET_CONTEXT          MI_INSTR(0x18, 0)
425 #define   MI_MM_SPACE_GTT               (1<<8)
426 #define   MI_MM_SPACE_PHYSICAL          (0<<8)
427 #define   MI_SAVE_EXT_STATE_EN          (1<<3)
428 #define   MI_RESTORE_EXT_STATE_EN       (1<<2)
429 #define   MI_FORCE_RESTORE              (1<<1)
430 #define   MI_RESTORE_INHIBIT            (1<<0)
431 #define   HSW_MI_RS_SAVE_STATE_EN       (1<<3)
432 #define   HSW_MI_RS_RESTORE_STATE_EN    (1<<2)
433 #define MI_SEMAPHORE_SIGNAL     MI_INSTR(0x1b, 0) /* GEN8+ */
434 #define   MI_SEMAPHORE_TARGET(engine)   ((engine)<<15)
435 #define MI_SEMAPHORE_WAIT       MI_INSTR(0x1c, 2) /* GEN8+ */
436 #define   MI_SEMAPHORE_POLL             (1<<15)
437 #define   MI_SEMAPHORE_SAD_GTE_SDD      (1<<12)
438 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
439 #define MI_STORE_DWORD_IMM_GEN4 MI_INSTR(0x20, 2)
440 #define   MI_MEM_VIRTUAL        (1 << 22) /* 945,g33,965 */
441 #define   MI_USE_GGTT           (1 << 22) /* g4x+ */
442 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
443 #define   MI_STORE_DWORD_INDEX_SHIFT 2
444 /* Official intel docs are somewhat sloppy concerning MI_LOAD_REGISTER_IMM:
445  * - Always issue a MI_NOOP _before_ the MI_LOAD_REGISTER_IMM - otherwise hw
446  *   simply ignores the register load under certain conditions.
447  * - One can actually load arbitrary many arbitrary registers: Simply issue x
448  *   address/value pairs. Don't overdue it, though, x <= 2^4 must hold!
449  */
450 #define MI_LOAD_REGISTER_IMM(x) MI_INSTR(0x22, 2*(x)-1)
451 #define   MI_LRI_FORCE_POSTED           (1<<12)
452 #define MI_STORE_REGISTER_MEM        MI_INSTR(0x24, 1)
453 #define MI_STORE_REGISTER_MEM_GEN8   MI_INSTR(0x24, 2)
454 #define   MI_SRM_LRM_GLOBAL_GTT         (1<<22)
455 #define MI_FLUSH_DW             MI_INSTR(0x26, 1) /* for GEN6 */
456 #define   MI_FLUSH_DW_STORE_INDEX       (1<<21)
457 #define   MI_INVALIDATE_TLB             (1<<18)
458 #define   MI_FLUSH_DW_OP_STOREDW        (1<<14)
459 #define   MI_FLUSH_DW_OP_MASK           (3<<14)
460 #define   MI_FLUSH_DW_NOTIFY            (1<<8)
461 #define   MI_INVALIDATE_BSD             (1<<7)
462 #define   MI_FLUSH_DW_USE_GTT           (1<<2)
463 #define   MI_FLUSH_DW_USE_PPGTT         (0<<2)
464 #define MI_LOAD_REGISTER_MEM       MI_INSTR(0x29, 1)
465 #define MI_LOAD_REGISTER_MEM_GEN8  MI_INSTR(0x29, 2)
466 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
467 #define   MI_BATCH_NON_SECURE           (1)
468 /* for snb/ivb/vlv this also means "batch in ppgtt" when ppgtt is enabled. */
469 #define   MI_BATCH_NON_SECURE_I965      (1<<8)
470 #define   MI_BATCH_PPGTT_HSW            (1<<8)
471 #define   MI_BATCH_NON_SECURE_HSW       (1<<13)
472 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
473 #define   MI_BATCH_GTT              (2<<6) /* aliased with (1<<7) on gen4 */
474 #define MI_BATCH_BUFFER_START_GEN8      MI_INSTR(0x31, 1)
475 #define   MI_BATCH_RESOURCE_STREAMER (1<<10)
476
477 #define MI_PREDICATE_SRC0       _MMIO(0x2400)
478 #define MI_PREDICATE_SRC0_UDW   _MMIO(0x2400 + 4)
479 #define MI_PREDICATE_SRC1       _MMIO(0x2408)
480 #define MI_PREDICATE_SRC1_UDW   _MMIO(0x2408 + 4)
481
482 #define MI_PREDICATE_RESULT_2   _MMIO(0x2214)
483 #define  LOWER_SLICE_ENABLED    (1<<0)
484 #define  LOWER_SLICE_DISABLED   (0<<0)
485
486 /*
487  * 3D instructions used by the kernel
488  */
489 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
490
491 #define GEN9_MEDIA_POOL_STATE     ((0x3 << 29) | (0x2 << 27) | (0x5 << 16) | 4)
492 #define   GEN9_MEDIA_POOL_ENABLE  (1 << 31)
493 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
494 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
495 #define   SC_UPDATE_SCISSOR       (0x1<<1)
496 #define   SC_ENABLE_MASK          (0x1<<0)
497 #define   SC_ENABLE               (0x1<<0)
498 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
499 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
500 #define   SCI_YMIN_MASK      (0xffff<<16)
501 #define   SCI_XMIN_MASK      (0xffff<<0)
502 #define   SCI_YMAX_MASK      (0xffff<<16)
503 #define   SCI_XMAX_MASK      (0xffff<<0)
504 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
505 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
506 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
507 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
508 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
509 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
510 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
511 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
512 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
513
514 #define COLOR_BLT_CMD                   (2<<29 | 0x40<<22 | (5-2))
515 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
516 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
517 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
518 #define   BLT_WRITE_A                   (2<<20)
519 #define   BLT_WRITE_RGB                 (1<<20)
520 #define   BLT_WRITE_RGBA                (BLT_WRITE_RGB | BLT_WRITE_A)
521 #define   BLT_DEPTH_8                   (0<<24)
522 #define   BLT_DEPTH_16_565              (1<<24)
523 #define   BLT_DEPTH_16_1555             (2<<24)
524 #define   BLT_DEPTH_32                  (3<<24)
525 #define   BLT_ROP_SRC_COPY              (0xcc<<16)
526 #define   BLT_ROP_COLOR_COPY            (0xf0<<16)
527 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
528 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
529 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
530 #define   ASYNC_FLIP                (1<<22)
531 #define   DISPLAY_PLANE_A           (0<<20)
532 #define   DISPLAY_PLANE_B           (1<<20)
533 #define GFX_OP_PIPE_CONTROL(len)        ((0x3<<29)|(0x3<<27)|(0x2<<24)|((len)-2))
534 #define   PIPE_CONTROL_FLUSH_L3                         (1<<27)
535 #define   PIPE_CONTROL_GLOBAL_GTT_IVB                   (1<<24) /* gen7+ */
536 #define   PIPE_CONTROL_MMIO_WRITE                       (1<<23)
537 #define   PIPE_CONTROL_STORE_DATA_INDEX                 (1<<21)
538 #define   PIPE_CONTROL_CS_STALL                         (1<<20)
539 #define   PIPE_CONTROL_TLB_INVALIDATE                   (1<<18)
540 #define   PIPE_CONTROL_MEDIA_STATE_CLEAR                (1<<16)
541 #define   PIPE_CONTROL_QW_WRITE                         (1<<14)
542 #define   PIPE_CONTROL_POST_SYNC_OP_MASK                (3<<14)
543 #define   PIPE_CONTROL_DEPTH_STALL                      (1<<13)
544 #define   PIPE_CONTROL_WRITE_FLUSH                      (1<<12)
545 #define   PIPE_CONTROL_RENDER_TARGET_CACHE_FLUSH        (1<<12) /* gen6+ */
546 #define   PIPE_CONTROL_INSTRUCTION_CACHE_INVALIDATE     (1<<11) /* MBZ on Ironlake */
547 #define   PIPE_CONTROL_TEXTURE_CACHE_INVALIDATE         (1<<10) /* GM45+ only */
548 #define   PIPE_CONTROL_INDIRECT_STATE_DISABLE           (1<<9)
549 #define   PIPE_CONTROL_NOTIFY                           (1<<8)
550 #define   PIPE_CONTROL_FLUSH_ENABLE                     (1<<7) /* gen7+ */
551 #define   PIPE_CONTROL_DC_FLUSH_ENABLE                  (1<<5)
552 #define   PIPE_CONTROL_VF_CACHE_INVALIDATE              (1<<4)
553 #define   PIPE_CONTROL_CONST_CACHE_INVALIDATE           (1<<3)
554 #define   PIPE_CONTROL_STATE_CACHE_INVALIDATE           (1<<2)
555 #define   PIPE_CONTROL_STALL_AT_SCOREBOARD              (1<<1)
556 #define   PIPE_CONTROL_DEPTH_CACHE_FLUSH                (1<<0)
557 #define   PIPE_CONTROL_GLOBAL_GTT (1<<2) /* in addr dword */
558
559 /*
560  * Commands used only by the command parser
561  */
562 #define MI_SET_PREDICATE        MI_INSTR(0x01, 0)
563 #define MI_ARB_CHECK            MI_INSTR(0x05, 0)
564 #define MI_RS_CONTROL           MI_INSTR(0x06, 0)
565 #define MI_URB_ATOMIC_ALLOC     MI_INSTR(0x09, 0)
566 #define MI_PREDICATE            MI_INSTR(0x0C, 0)
567 #define MI_RS_CONTEXT           MI_INSTR(0x0F, 0)
568 #define MI_TOPOLOGY_FILTER      MI_INSTR(0x0D, 0)
569 #define MI_LOAD_SCAN_LINES_EXCL MI_INSTR(0x13, 0)
570 #define MI_URB_CLEAR            MI_INSTR(0x19, 0)
571 #define MI_UPDATE_GTT           MI_INSTR(0x23, 0)
572 #define MI_CLFLUSH              MI_INSTR(0x27, 0)
573 #define MI_REPORT_PERF_COUNT    MI_INSTR(0x28, 0)
574 #define   MI_REPORT_PERF_COUNT_GGTT (1<<0)
575 #define MI_LOAD_REGISTER_REG    MI_INSTR(0x2A, 0)
576 #define MI_RS_STORE_DATA_IMM    MI_INSTR(0x2B, 0)
577 #define MI_LOAD_URB_MEM         MI_INSTR(0x2C, 0)
578 #define MI_STORE_URB_MEM        MI_INSTR(0x2D, 0)
579 #define MI_CONDITIONAL_BATCH_BUFFER_END MI_INSTR(0x36, 0)
580
581 #define PIPELINE_SELECT                ((0x3<<29)|(0x1<<27)|(0x1<<24)|(0x4<<16))
582 #define GFX_OP_3DSTATE_VF_STATISTICS   ((0x3<<29)|(0x1<<27)|(0x0<<24)|(0xB<<16))
583 #define MEDIA_VFE_STATE                ((0x3<<29)|(0x2<<27)|(0x0<<24)|(0x0<<16))
584 #define  MEDIA_VFE_STATE_MMIO_ACCESS_MASK (0x18)
585 #define GPGPU_OBJECT                   ((0x3<<29)|(0x2<<27)|(0x1<<24)|(0x4<<16))
586 #define GPGPU_WALKER                   ((0x3<<29)|(0x2<<27)|(0x1<<24)|(0x5<<16))
587 #define GFX_OP_3DSTATE_DX9_CONSTANTF_VS \
588         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x39<<16))
589 #define GFX_OP_3DSTATE_DX9_CONSTANTF_PS \
590         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x3A<<16))
591 #define GFX_OP_3DSTATE_SO_DECL_LIST \
592         ((0x3<<29)|(0x3<<27)|(0x1<<24)|(0x17<<16))
593
594 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_VS \
595         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x43<<16))
596 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_GS \
597         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x44<<16))
598 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_HS \
599         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x45<<16))
600 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_DS \
601         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x46<<16))
602 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_PS \
603         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x47<<16))
604
605 #define MFX_WAIT  ((0x3<<29)|(0x1<<27)|(0x0<<16))
606
607 #define COLOR_BLT     ((0x2<<29)|(0x40<<22))
608 #define SRC_COPY_BLT  ((0x2<<29)|(0x43<<22))
609
610 /*
611  * Registers used only by the command parser
612  */
613 #define BCS_SWCTRL _MMIO(0x22200)
614
615 #define GPGPU_THREADS_DISPATCHED        _MMIO(0x2290)
616 #define GPGPU_THREADS_DISPATCHED_UDW    _MMIO(0x2290 + 4)
617 #define HS_INVOCATION_COUNT             _MMIO(0x2300)
618 #define HS_INVOCATION_COUNT_UDW         _MMIO(0x2300 + 4)
619 #define DS_INVOCATION_COUNT             _MMIO(0x2308)
620 #define DS_INVOCATION_COUNT_UDW         _MMIO(0x2308 + 4)
621 #define IA_VERTICES_COUNT               _MMIO(0x2310)
622 #define IA_VERTICES_COUNT_UDW           _MMIO(0x2310 + 4)
623 #define IA_PRIMITIVES_COUNT             _MMIO(0x2318)
624 #define IA_PRIMITIVES_COUNT_UDW         _MMIO(0x2318 + 4)
625 #define VS_INVOCATION_COUNT             _MMIO(0x2320)
626 #define VS_INVOCATION_COUNT_UDW         _MMIO(0x2320 + 4)
627 #define GS_INVOCATION_COUNT             _MMIO(0x2328)
628 #define GS_INVOCATION_COUNT_UDW         _MMIO(0x2328 + 4)
629 #define GS_PRIMITIVES_COUNT             _MMIO(0x2330)
630 #define GS_PRIMITIVES_COUNT_UDW         _MMIO(0x2330 + 4)
631 #define CL_INVOCATION_COUNT             _MMIO(0x2338)
632 #define CL_INVOCATION_COUNT_UDW         _MMIO(0x2338 + 4)
633 #define CL_PRIMITIVES_COUNT             _MMIO(0x2340)
634 #define CL_PRIMITIVES_COUNT_UDW         _MMIO(0x2340 + 4)
635 #define PS_INVOCATION_COUNT             _MMIO(0x2348)
636 #define PS_INVOCATION_COUNT_UDW         _MMIO(0x2348 + 4)
637 #define PS_DEPTH_COUNT                  _MMIO(0x2350)
638 #define PS_DEPTH_COUNT_UDW              _MMIO(0x2350 + 4)
639
640 /* There are the 4 64-bit counter registers, one for each stream output */
641 #define GEN7_SO_NUM_PRIMS_WRITTEN(n)            _MMIO(0x5200 + (n) * 8)
642 #define GEN7_SO_NUM_PRIMS_WRITTEN_UDW(n)        _MMIO(0x5200 + (n) * 8 + 4)
643
644 #define GEN7_SO_PRIM_STORAGE_NEEDED(n)          _MMIO(0x5240 + (n) * 8)
645 #define GEN7_SO_PRIM_STORAGE_NEEDED_UDW(n)      _MMIO(0x5240 + (n) * 8 + 4)
646
647 #define GEN7_3DPRIM_END_OFFSET          _MMIO(0x2420)
648 #define GEN7_3DPRIM_START_VERTEX        _MMIO(0x2430)
649 #define GEN7_3DPRIM_VERTEX_COUNT        _MMIO(0x2434)
650 #define GEN7_3DPRIM_INSTANCE_COUNT      _MMIO(0x2438)
651 #define GEN7_3DPRIM_START_INSTANCE      _MMIO(0x243C)
652 #define GEN7_3DPRIM_BASE_VERTEX         _MMIO(0x2440)
653
654 #define GEN7_GPGPU_DISPATCHDIMX         _MMIO(0x2500)
655 #define GEN7_GPGPU_DISPATCHDIMY         _MMIO(0x2504)
656 #define GEN7_GPGPU_DISPATCHDIMZ         _MMIO(0x2508)
657
658 /* There are the 16 64-bit CS General Purpose Registers */
659 #define HSW_CS_GPR(n)                   _MMIO(0x2600 + (n) * 8)
660 #define HSW_CS_GPR_UDW(n)               _MMIO(0x2600 + (n) * 8 + 4)
661
662 #define GEN7_OACONTROL _MMIO(0x2360)
663 #define  GEN7_OACONTROL_CTX_MASK            0xFFFFF000
664 #define  GEN7_OACONTROL_TIMER_PERIOD_MASK   0x3F
665 #define  GEN7_OACONTROL_TIMER_PERIOD_SHIFT  6
666 #define  GEN7_OACONTROL_TIMER_ENABLE        (1<<5)
667 #define  GEN7_OACONTROL_FORMAT_A13          (0<<2)
668 #define  GEN7_OACONTROL_FORMAT_A29          (1<<2)
669 #define  GEN7_OACONTROL_FORMAT_A13_B8_C8    (2<<2)
670 #define  GEN7_OACONTROL_FORMAT_A29_B8_C8    (3<<2)
671 #define  GEN7_OACONTROL_FORMAT_B4_C8        (4<<2)
672 #define  GEN7_OACONTROL_FORMAT_A45_B8_C8    (5<<2)
673 #define  GEN7_OACONTROL_FORMAT_B4_C8_A16    (6<<2)
674 #define  GEN7_OACONTROL_FORMAT_C4_B8        (7<<2)
675 #define  GEN7_OACONTROL_FORMAT_SHIFT        2
676 #define  GEN7_OACONTROL_PER_CTX_ENABLE      (1<<1)
677 #define  GEN7_OACONTROL_ENABLE              (1<<0)
678
679 #define GEN8_OACTXID _MMIO(0x2364)
680
681 #define GEN8_OA_DEBUG _MMIO(0x2B04)
682 #define  GEN9_OA_DEBUG_DISABLE_CLK_RATIO_REPORTS    (1<<5)
683 #define  GEN9_OA_DEBUG_INCLUDE_CLK_RATIO            (1<<6)
684 #define  GEN9_OA_DEBUG_DISABLE_GO_1_0_REPORTS       (1<<2)
685 #define  GEN9_OA_DEBUG_DISABLE_CTX_SWITCH_REPORTS   (1<<1)
686
687 #define GEN8_OACONTROL _MMIO(0x2B00)
688 #define  GEN8_OA_REPORT_FORMAT_A12          (0<<2)
689 #define  GEN8_OA_REPORT_FORMAT_A12_B8_C8    (2<<2)
690 #define  GEN8_OA_REPORT_FORMAT_A36_B8_C8    (5<<2)
691 #define  GEN8_OA_REPORT_FORMAT_C4_B8        (7<<2)
692 #define  GEN8_OA_REPORT_FORMAT_SHIFT        2
693 #define  GEN8_OA_SPECIFIC_CONTEXT_ENABLE    (1<<1)
694 #define  GEN8_OA_COUNTER_ENABLE             (1<<0)
695
696 #define GEN8_OACTXCONTROL _MMIO(0x2360)
697 #define  GEN8_OA_TIMER_PERIOD_MASK          0x3F
698 #define  GEN8_OA_TIMER_PERIOD_SHIFT         2
699 #define  GEN8_OA_TIMER_ENABLE               (1<<1)
700 #define  GEN8_OA_COUNTER_RESUME             (1<<0)
701
702 #define GEN7_OABUFFER _MMIO(0x23B0) /* R/W */
703 #define  GEN7_OABUFFER_OVERRUN_DISABLE      (1<<3)
704 #define  GEN7_OABUFFER_EDGE_TRIGGER         (1<<2)
705 #define  GEN7_OABUFFER_STOP_RESUME_ENABLE   (1<<1)
706 #define  GEN7_OABUFFER_RESUME               (1<<0)
707
708 #define GEN8_OABUFFER_UDW _MMIO(0x23b4)
709 #define GEN8_OABUFFER _MMIO(0x2b14)
710
711 #define GEN7_OASTATUS1 _MMIO(0x2364)
712 #define  GEN7_OASTATUS1_TAIL_MASK           0xffffffc0
713 #define  GEN7_OASTATUS1_COUNTER_OVERFLOW    (1<<2)
714 #define  GEN7_OASTATUS1_OABUFFER_OVERFLOW   (1<<1)
715 #define  GEN7_OASTATUS1_REPORT_LOST         (1<<0)
716
717 #define GEN7_OASTATUS2 _MMIO(0x2368)
718 #define GEN7_OASTATUS2_HEAD_MASK    0xffffffc0
719
720 #define GEN8_OASTATUS _MMIO(0x2b08)
721 #define  GEN8_OASTATUS_OVERRUN_STATUS       (1<<3)
722 #define  GEN8_OASTATUS_COUNTER_OVERFLOW     (1<<2)
723 #define  GEN8_OASTATUS_OABUFFER_OVERFLOW    (1<<1)
724 #define  GEN8_OASTATUS_REPORT_LOST          (1<<0)
725
726 #define GEN8_OAHEADPTR _MMIO(0x2B0C)
727 #define GEN8_OAHEADPTR_MASK    0xffffffc0
728 #define GEN8_OATAILPTR _MMIO(0x2B10)
729 #define GEN8_OATAILPTR_MASK    0xffffffc0
730
731 #define OABUFFER_SIZE_128K  (0<<3)
732 #define OABUFFER_SIZE_256K  (1<<3)
733 #define OABUFFER_SIZE_512K  (2<<3)
734 #define OABUFFER_SIZE_1M    (3<<3)
735 #define OABUFFER_SIZE_2M    (4<<3)
736 #define OABUFFER_SIZE_4M    (5<<3)
737 #define OABUFFER_SIZE_8M    (6<<3)
738 #define OABUFFER_SIZE_16M   (7<<3)
739
740 #define OA_MEM_SELECT_GGTT  (1<<0)
741
742 /*
743  * Flexible, Aggregate EU Counter Registers.
744  * Note: these aren't contiguous
745  */
746 #define EU_PERF_CNTL0       _MMIO(0xe458)
747 #define EU_PERF_CNTL1       _MMIO(0xe558)
748 #define EU_PERF_CNTL2       _MMIO(0xe658)
749 #define EU_PERF_CNTL3       _MMIO(0xe758)
750 #define EU_PERF_CNTL4       _MMIO(0xe45c)
751 #define EU_PERF_CNTL5       _MMIO(0xe55c)
752 #define EU_PERF_CNTL6       _MMIO(0xe65c)
753
754 /*
755  * OA Boolean state
756  */
757
758 #define OASTARTTRIG1 _MMIO(0x2710)
759 #define OASTARTTRIG1_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
760 #define OASTARTTRIG1_THRESHOLD_MASK           0xffff
761
762 #define OASTARTTRIG2 _MMIO(0x2714)
763 #define OASTARTTRIG2_INVERT_A_0 (1<<0)
764 #define OASTARTTRIG2_INVERT_A_1 (1<<1)
765 #define OASTARTTRIG2_INVERT_A_2 (1<<2)
766 #define OASTARTTRIG2_INVERT_A_3 (1<<3)
767 #define OASTARTTRIG2_INVERT_A_4 (1<<4)
768 #define OASTARTTRIG2_INVERT_A_5 (1<<5)
769 #define OASTARTTRIG2_INVERT_A_6 (1<<6)
770 #define OASTARTTRIG2_INVERT_A_7 (1<<7)
771 #define OASTARTTRIG2_INVERT_A_8 (1<<8)
772 #define OASTARTTRIG2_INVERT_A_9 (1<<9)
773 #define OASTARTTRIG2_INVERT_A_10 (1<<10)
774 #define OASTARTTRIG2_INVERT_A_11 (1<<11)
775 #define OASTARTTRIG2_INVERT_A_12 (1<<12)
776 #define OASTARTTRIG2_INVERT_A_13 (1<<13)
777 #define OASTARTTRIG2_INVERT_A_14 (1<<14)
778 #define OASTARTTRIG2_INVERT_A_15 (1<<15)
779 #define OASTARTTRIG2_INVERT_B_0 (1<<16)
780 #define OASTARTTRIG2_INVERT_B_1 (1<<17)
781 #define OASTARTTRIG2_INVERT_B_2 (1<<18)
782 #define OASTARTTRIG2_INVERT_B_3 (1<<19)
783 #define OASTARTTRIG2_INVERT_C_0 (1<<20)
784 #define OASTARTTRIG2_INVERT_C_1 (1<<21)
785 #define OASTARTTRIG2_INVERT_D_0 (1<<22)
786 #define OASTARTTRIG2_THRESHOLD_ENABLE       (1<<23)
787 #define OASTARTTRIG2_START_TRIG_FLAG_MBZ    (1<<24)
788 #define OASTARTTRIG2_EVENT_SELECT_0  (1<<28)
789 #define OASTARTTRIG2_EVENT_SELECT_1  (1<<29)
790 #define OASTARTTRIG2_EVENT_SELECT_2  (1<<30)
791 #define OASTARTTRIG2_EVENT_SELECT_3  (1<<31)
792
793 #define OASTARTTRIG3 _MMIO(0x2718)
794 #define OASTARTTRIG3_NOA_SELECT_MASK       0xf
795 #define OASTARTTRIG3_NOA_SELECT_8_SHIFT    0
796 #define OASTARTTRIG3_NOA_SELECT_9_SHIFT    4
797 #define OASTARTTRIG3_NOA_SELECT_10_SHIFT   8
798 #define OASTARTTRIG3_NOA_SELECT_11_SHIFT   12
799 #define OASTARTTRIG3_NOA_SELECT_12_SHIFT   16
800 #define OASTARTTRIG3_NOA_SELECT_13_SHIFT   20
801 #define OASTARTTRIG3_NOA_SELECT_14_SHIFT   24
802 #define OASTARTTRIG3_NOA_SELECT_15_SHIFT   28
803
804 #define OASTARTTRIG4 _MMIO(0x271c)
805 #define OASTARTTRIG4_NOA_SELECT_MASK        0xf
806 #define OASTARTTRIG4_NOA_SELECT_0_SHIFT    0
807 #define OASTARTTRIG4_NOA_SELECT_1_SHIFT    4
808 #define OASTARTTRIG4_NOA_SELECT_2_SHIFT    8
809 #define OASTARTTRIG4_NOA_SELECT_3_SHIFT    12
810 #define OASTARTTRIG4_NOA_SELECT_4_SHIFT    16
811 #define OASTARTTRIG4_NOA_SELECT_5_SHIFT    20
812 #define OASTARTTRIG4_NOA_SELECT_6_SHIFT    24
813 #define OASTARTTRIG4_NOA_SELECT_7_SHIFT    28
814
815 #define OASTARTTRIG5 _MMIO(0x2720)
816 #define OASTARTTRIG5_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
817 #define OASTARTTRIG5_THRESHOLD_MASK           0xffff
818
819 #define OASTARTTRIG6 _MMIO(0x2724)
820 #define OASTARTTRIG6_INVERT_A_0 (1<<0)
821 #define OASTARTTRIG6_INVERT_A_1 (1<<1)
822 #define OASTARTTRIG6_INVERT_A_2 (1<<2)
823 #define OASTARTTRIG6_INVERT_A_3 (1<<3)
824 #define OASTARTTRIG6_INVERT_A_4 (1<<4)
825 #define OASTARTTRIG6_INVERT_A_5 (1<<5)
826 #define OASTARTTRIG6_INVERT_A_6 (1<<6)
827 #define OASTARTTRIG6_INVERT_A_7 (1<<7)
828 #define OASTARTTRIG6_INVERT_A_8 (1<<8)
829 #define OASTARTTRIG6_INVERT_A_9 (1<<9)
830 #define OASTARTTRIG6_INVERT_A_10 (1<<10)
831 #define OASTARTTRIG6_INVERT_A_11 (1<<11)
832 #define OASTARTTRIG6_INVERT_A_12 (1<<12)
833 #define OASTARTTRIG6_INVERT_A_13 (1<<13)
834 #define OASTARTTRIG6_INVERT_A_14 (1<<14)
835 #define OASTARTTRIG6_INVERT_A_15 (1<<15)
836 #define OASTARTTRIG6_INVERT_B_0 (1<<16)
837 #define OASTARTTRIG6_INVERT_B_1 (1<<17)
838 #define OASTARTTRIG6_INVERT_B_2 (1<<18)
839 #define OASTARTTRIG6_INVERT_B_3 (1<<19)
840 #define OASTARTTRIG6_INVERT_C_0 (1<<20)
841 #define OASTARTTRIG6_INVERT_C_1 (1<<21)
842 #define OASTARTTRIG6_INVERT_D_0 (1<<22)
843 #define OASTARTTRIG6_THRESHOLD_ENABLE       (1<<23)
844 #define OASTARTTRIG6_START_TRIG_FLAG_MBZ    (1<<24)
845 #define OASTARTTRIG6_EVENT_SELECT_4  (1<<28)
846 #define OASTARTTRIG6_EVENT_SELECT_5  (1<<29)
847 #define OASTARTTRIG6_EVENT_SELECT_6  (1<<30)
848 #define OASTARTTRIG6_EVENT_SELECT_7  (1<<31)
849
850 #define OASTARTTRIG7 _MMIO(0x2728)
851 #define OASTARTTRIG7_NOA_SELECT_MASK       0xf
852 #define OASTARTTRIG7_NOA_SELECT_8_SHIFT    0
853 #define OASTARTTRIG7_NOA_SELECT_9_SHIFT    4
854 #define OASTARTTRIG7_NOA_SELECT_10_SHIFT   8
855 #define OASTARTTRIG7_NOA_SELECT_11_SHIFT   12
856 #define OASTARTTRIG7_NOA_SELECT_12_SHIFT   16
857 #define OASTARTTRIG7_NOA_SELECT_13_SHIFT   20
858 #define OASTARTTRIG7_NOA_SELECT_14_SHIFT   24
859 #define OASTARTTRIG7_NOA_SELECT_15_SHIFT   28
860
861 #define OASTARTTRIG8 _MMIO(0x272c)
862 #define OASTARTTRIG8_NOA_SELECT_MASK       0xf
863 #define OASTARTTRIG8_NOA_SELECT_0_SHIFT    0
864 #define OASTARTTRIG8_NOA_SELECT_1_SHIFT    4
865 #define OASTARTTRIG8_NOA_SELECT_2_SHIFT    8
866 #define OASTARTTRIG8_NOA_SELECT_3_SHIFT    12
867 #define OASTARTTRIG8_NOA_SELECT_4_SHIFT    16
868 #define OASTARTTRIG8_NOA_SELECT_5_SHIFT    20
869 #define OASTARTTRIG8_NOA_SELECT_6_SHIFT    24
870 #define OASTARTTRIG8_NOA_SELECT_7_SHIFT    28
871
872 #define OAREPORTTRIG1 _MMIO(0x2740)
873 #define OAREPORTTRIG1_THRESHOLD_MASK 0xffff
874 #define OAREPORTTRIG1_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
875
876 #define OAREPORTTRIG2 _MMIO(0x2744)
877 #define OAREPORTTRIG2_INVERT_A_0  (1<<0)
878 #define OAREPORTTRIG2_INVERT_A_1  (1<<1)
879 #define OAREPORTTRIG2_INVERT_A_2  (1<<2)
880 #define OAREPORTTRIG2_INVERT_A_3  (1<<3)
881 #define OAREPORTTRIG2_INVERT_A_4  (1<<4)
882 #define OAREPORTTRIG2_INVERT_A_5  (1<<5)
883 #define OAREPORTTRIG2_INVERT_A_6  (1<<6)
884 #define OAREPORTTRIG2_INVERT_A_7  (1<<7)
885 #define OAREPORTTRIG2_INVERT_A_8  (1<<8)
886 #define OAREPORTTRIG2_INVERT_A_9  (1<<9)
887 #define OAREPORTTRIG2_INVERT_A_10 (1<<10)
888 #define OAREPORTTRIG2_INVERT_A_11 (1<<11)
889 #define OAREPORTTRIG2_INVERT_A_12 (1<<12)
890 #define OAREPORTTRIG2_INVERT_A_13 (1<<13)
891 #define OAREPORTTRIG2_INVERT_A_14 (1<<14)
892 #define OAREPORTTRIG2_INVERT_A_15 (1<<15)
893 #define OAREPORTTRIG2_INVERT_B_0  (1<<16)
894 #define OAREPORTTRIG2_INVERT_B_1  (1<<17)
895 #define OAREPORTTRIG2_INVERT_B_2  (1<<18)
896 #define OAREPORTTRIG2_INVERT_B_3  (1<<19)
897 #define OAREPORTTRIG2_INVERT_C_0  (1<<20)
898 #define OAREPORTTRIG2_INVERT_C_1  (1<<21)
899 #define OAREPORTTRIG2_INVERT_D_0  (1<<22)
900 #define OAREPORTTRIG2_THRESHOLD_ENABLE      (1<<23)
901 #define OAREPORTTRIG2_REPORT_TRIGGER_ENABLE (1<<31)
902
903 #define OAREPORTTRIG3 _MMIO(0x2748)
904 #define OAREPORTTRIG3_NOA_SELECT_MASK       0xf
905 #define OAREPORTTRIG3_NOA_SELECT_8_SHIFT    0
906 #define OAREPORTTRIG3_NOA_SELECT_9_SHIFT    4
907 #define OAREPORTTRIG3_NOA_SELECT_10_SHIFT   8
908 #define OAREPORTTRIG3_NOA_SELECT_11_SHIFT   12
909 #define OAREPORTTRIG3_NOA_SELECT_12_SHIFT   16
910 #define OAREPORTTRIG3_NOA_SELECT_13_SHIFT   20
911 #define OAREPORTTRIG3_NOA_SELECT_14_SHIFT   24
912 #define OAREPORTTRIG3_NOA_SELECT_15_SHIFT   28
913
914 #define OAREPORTTRIG4 _MMIO(0x274c)
915 #define OAREPORTTRIG4_NOA_SELECT_MASK       0xf
916 #define OAREPORTTRIG4_NOA_SELECT_0_SHIFT    0
917 #define OAREPORTTRIG4_NOA_SELECT_1_SHIFT    4
918 #define OAREPORTTRIG4_NOA_SELECT_2_SHIFT    8
919 #define OAREPORTTRIG4_NOA_SELECT_3_SHIFT    12
920 #define OAREPORTTRIG4_NOA_SELECT_4_SHIFT    16
921 #define OAREPORTTRIG4_NOA_SELECT_5_SHIFT    20
922 #define OAREPORTTRIG4_NOA_SELECT_6_SHIFT    24
923 #define OAREPORTTRIG4_NOA_SELECT_7_SHIFT    28
924
925 #define OAREPORTTRIG5 _MMIO(0x2750)
926 #define OAREPORTTRIG5_THRESHOLD_MASK 0xffff
927 #define OAREPORTTRIG5_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
928
929 #define OAREPORTTRIG6 _MMIO(0x2754)
930 #define OAREPORTTRIG6_INVERT_A_0  (1<<0)
931 #define OAREPORTTRIG6_INVERT_A_1  (1<<1)
932 #define OAREPORTTRIG6_INVERT_A_2  (1<<2)
933 #define OAREPORTTRIG6_INVERT_A_3  (1<<3)
934 #define OAREPORTTRIG6_INVERT_A_4  (1<<4)
935 #define OAREPORTTRIG6_INVERT_A_5  (1<<5)
936 #define OAREPORTTRIG6_INVERT_A_6  (1<<6)
937 #define OAREPORTTRIG6_INVERT_A_7  (1<<7)
938 #define OAREPORTTRIG6_INVERT_A_8  (1<<8)
939 #define OAREPORTTRIG6_INVERT_A_9  (1<<9)
940 #define OAREPORTTRIG6_INVERT_A_10 (1<<10)
941 #define OAREPORTTRIG6_INVERT_A_11 (1<<11)
942 #define OAREPORTTRIG6_INVERT_A_12 (1<<12)
943 #define OAREPORTTRIG6_INVERT_A_13 (1<<13)
944 #define OAREPORTTRIG6_INVERT_A_14 (1<<14)
945 #define OAREPORTTRIG6_INVERT_A_15 (1<<15)
946 #define OAREPORTTRIG6_INVERT_B_0  (1<<16)
947 #define OAREPORTTRIG6_INVERT_B_1  (1<<17)
948 #define OAREPORTTRIG6_INVERT_B_2  (1<<18)
949 #define OAREPORTTRIG6_INVERT_B_3  (1<<19)
950 #define OAREPORTTRIG6_INVERT_C_0  (1<<20)
951 #define OAREPORTTRIG6_INVERT_C_1  (1<<21)
952 #define OAREPORTTRIG6_INVERT_D_0  (1<<22)
953 #define OAREPORTTRIG6_THRESHOLD_ENABLE      (1<<23)
954 #define OAREPORTTRIG6_REPORT_TRIGGER_ENABLE (1<<31)
955
956 #define OAREPORTTRIG7 _MMIO(0x2758)
957 #define OAREPORTTRIG7_NOA_SELECT_MASK       0xf
958 #define OAREPORTTRIG7_NOA_SELECT_8_SHIFT    0
959 #define OAREPORTTRIG7_NOA_SELECT_9_SHIFT    4
960 #define OAREPORTTRIG7_NOA_SELECT_10_SHIFT   8
961 #define OAREPORTTRIG7_NOA_SELECT_11_SHIFT   12
962 #define OAREPORTTRIG7_NOA_SELECT_12_SHIFT   16
963 #define OAREPORTTRIG7_NOA_SELECT_13_SHIFT   20
964 #define OAREPORTTRIG7_NOA_SELECT_14_SHIFT   24
965 #define OAREPORTTRIG7_NOA_SELECT_15_SHIFT   28
966
967 #define OAREPORTTRIG8 _MMIO(0x275c)
968 #define OAREPORTTRIG8_NOA_SELECT_MASK       0xf
969 #define OAREPORTTRIG8_NOA_SELECT_0_SHIFT    0
970 #define OAREPORTTRIG8_NOA_SELECT_1_SHIFT    4
971 #define OAREPORTTRIG8_NOA_SELECT_2_SHIFT    8
972 #define OAREPORTTRIG8_NOA_SELECT_3_SHIFT    12
973 #define OAREPORTTRIG8_NOA_SELECT_4_SHIFT    16
974 #define OAREPORTTRIG8_NOA_SELECT_5_SHIFT    20
975 #define OAREPORTTRIG8_NOA_SELECT_6_SHIFT    24
976 #define OAREPORTTRIG8_NOA_SELECT_7_SHIFT    28
977
978 /* CECX_0 */
979 #define OACEC_COMPARE_LESS_OR_EQUAL     6
980 #define OACEC_COMPARE_NOT_EQUAL         5
981 #define OACEC_COMPARE_LESS_THAN         4
982 #define OACEC_COMPARE_GREATER_OR_EQUAL  3
983 #define OACEC_COMPARE_EQUAL             2
984 #define OACEC_COMPARE_GREATER_THAN      1
985 #define OACEC_COMPARE_ANY_EQUAL         0
986
987 #define OACEC_COMPARE_VALUE_MASK    0xffff
988 #define OACEC_COMPARE_VALUE_SHIFT   3
989
990 #define OACEC_SELECT_NOA        (0<<19)
991 #define OACEC_SELECT_PREV       (1<<19)
992 #define OACEC_SELECT_BOOLEAN    (2<<19)
993
994 /* CECX_1 */
995 #define OACEC_MASK_MASK             0xffff
996 #define OACEC_CONSIDERATIONS_MASK   0xffff
997 #define OACEC_CONSIDERATIONS_SHIFT  16
998
999 #define OACEC0_0 _MMIO(0x2770)
1000 #define OACEC0_1 _MMIO(0x2774)
1001 #define OACEC1_0 _MMIO(0x2778)
1002 #define OACEC1_1 _MMIO(0x277c)
1003 #define OACEC2_0 _MMIO(0x2780)
1004 #define OACEC2_1 _MMIO(0x2784)
1005 #define OACEC3_0 _MMIO(0x2788)
1006 #define OACEC3_1 _MMIO(0x278c)
1007 #define OACEC4_0 _MMIO(0x2790)
1008 #define OACEC4_1 _MMIO(0x2794)
1009 #define OACEC5_0 _MMIO(0x2798)
1010 #define OACEC5_1 _MMIO(0x279c)
1011 #define OACEC6_0 _MMIO(0x27a0)
1012 #define OACEC6_1 _MMIO(0x27a4)
1013 #define OACEC7_0 _MMIO(0x27a8)
1014 #define OACEC7_1 _MMIO(0x27ac)
1015
1016 /* OA perf counters */
1017 #define OA_PERFCNT1_LO      _MMIO(0x91B8)
1018 #define OA_PERFCNT1_HI      _MMIO(0x91BC)
1019 #define OA_PERFCNT2_LO      _MMIO(0x91C0)
1020 #define OA_PERFCNT2_HI      _MMIO(0x91C4)
1021
1022 #define OA_PERFMATRIX_LO    _MMIO(0x91C8)
1023 #define OA_PERFMATRIX_HI    _MMIO(0x91CC)
1024
1025 /* RPM unit config (Gen8+) */
1026 #define RPM_CONFIG0         _MMIO(0x0D00)
1027 #define RPM_CONFIG1         _MMIO(0x0D04)
1028
1029 /* RPC unit config (Gen8+) */
1030 #define RPM_CONFIG          _MMIO(0x0D08)
1031
1032 /* NOA (Gen8+) */
1033 #define NOA_CONFIG(i)       _MMIO(0x0D0C + (i) * 4)
1034
1035 #define MICRO_BP0_0         _MMIO(0x9800)
1036 #define MICRO_BP0_2         _MMIO(0x9804)
1037 #define MICRO_BP0_1         _MMIO(0x9808)
1038
1039 #define MICRO_BP1_0         _MMIO(0x980C)
1040 #define MICRO_BP1_2         _MMIO(0x9810)
1041 #define MICRO_BP1_1         _MMIO(0x9814)
1042
1043 #define MICRO_BP2_0         _MMIO(0x9818)
1044 #define MICRO_BP2_2         _MMIO(0x981C)
1045 #define MICRO_BP2_1         _MMIO(0x9820)
1046
1047 #define MICRO_BP3_0         _MMIO(0x9824)
1048 #define MICRO_BP3_2         _MMIO(0x9828)
1049 #define MICRO_BP3_1         _MMIO(0x982C)
1050
1051 #define MICRO_BP_TRIGGER                _MMIO(0x9830)
1052 #define MICRO_BP3_COUNT_STATUS01        _MMIO(0x9834)
1053 #define MICRO_BP3_COUNT_STATUS23        _MMIO(0x9838)
1054 #define MICRO_BP_FIRED_ARMED            _MMIO(0x983C)
1055
1056 #define GDT_CHICKEN_BITS    _MMIO(0x9840)
1057 #define   GT_NOA_ENABLE     0x00000080
1058
1059 #define NOA_DATA            _MMIO(0x986C)
1060 #define NOA_WRITE           _MMIO(0x9888)
1061
1062 #define _GEN7_PIPEA_DE_LOAD_SL  0x70068
1063 #define _GEN7_PIPEB_DE_LOAD_SL  0x71068
1064 #define GEN7_PIPE_DE_LOAD_SL(pipe) _MMIO_PIPE(pipe, _GEN7_PIPEA_DE_LOAD_SL, _GEN7_PIPEB_DE_LOAD_SL)
1065
1066 /*
1067  * Reset registers
1068  */
1069 #define DEBUG_RESET_I830                _MMIO(0x6070)
1070 #define  DEBUG_RESET_FULL               (1<<7)
1071 #define  DEBUG_RESET_RENDER             (1<<8)
1072 #define  DEBUG_RESET_DISPLAY            (1<<9)
1073
1074 /*
1075  * IOSF sideband
1076  */
1077 #define VLV_IOSF_DOORBELL_REQ                   _MMIO(VLV_DISPLAY_BASE + 0x2100)
1078 #define   IOSF_DEVFN_SHIFT                      24
1079 #define   IOSF_OPCODE_SHIFT                     16
1080 #define   IOSF_PORT_SHIFT                       8
1081 #define   IOSF_BYTE_ENABLES_SHIFT               4
1082 #define   IOSF_BAR_SHIFT                        1
1083 #define   IOSF_SB_BUSY                          (1<<0)
1084 #define   IOSF_PORT_BUNIT                       0x03
1085 #define   IOSF_PORT_PUNIT                       0x04
1086 #define   IOSF_PORT_NC                          0x11
1087 #define   IOSF_PORT_DPIO                        0x12
1088 #define   IOSF_PORT_GPIO_NC                     0x13
1089 #define   IOSF_PORT_CCK                         0x14
1090 #define   IOSF_PORT_DPIO_2                      0x1a
1091 #define   IOSF_PORT_FLISDSI                     0x1b
1092 #define   IOSF_PORT_GPIO_SC                     0x48
1093 #define   IOSF_PORT_GPIO_SUS                    0xa8
1094 #define   IOSF_PORT_CCU                         0xa9
1095 #define   CHV_IOSF_PORT_GPIO_N                  0x13
1096 #define   CHV_IOSF_PORT_GPIO_SE                 0x48
1097 #define   CHV_IOSF_PORT_GPIO_E                  0xa8
1098 #define   CHV_IOSF_PORT_GPIO_SW                 0xb2
1099 #define VLV_IOSF_DATA                           _MMIO(VLV_DISPLAY_BASE + 0x2104)
1100 #define VLV_IOSF_ADDR                           _MMIO(VLV_DISPLAY_BASE + 0x2108)
1101
1102 /* See configdb bunit SB addr map */
1103 #define BUNIT_REG_BISOC                         0x11
1104
1105 #define PUNIT_REG_DSPFREQ                       0x36
1106 #define   DSPFREQSTAT_SHIFT_CHV                 24
1107 #define   DSPFREQSTAT_MASK_CHV                  (0x1f << DSPFREQSTAT_SHIFT_CHV)
1108 #define   DSPFREQGUAR_SHIFT_CHV                 8
1109 #define   DSPFREQGUAR_MASK_CHV                  (0x1f << DSPFREQGUAR_SHIFT_CHV)
1110 #define   DSPFREQSTAT_SHIFT                     30
1111 #define   DSPFREQSTAT_MASK                      (0x3 << DSPFREQSTAT_SHIFT)
1112 #define   DSPFREQGUAR_SHIFT                     14
1113 #define   DSPFREQGUAR_MASK                      (0x3 << DSPFREQGUAR_SHIFT)
1114 #define   DSP_MAXFIFO_PM5_STATUS                (1 << 22) /* chv */
1115 #define   DSP_AUTO_CDCLK_GATE_DISABLE           (1 << 7) /* chv */
1116 #define   DSP_MAXFIFO_PM5_ENABLE                (1 << 6) /* chv */
1117 #define   _DP_SSC(val, pipe)                    ((val) << (2 * (pipe)))
1118 #define   DP_SSC_MASK(pipe)                     _DP_SSC(0x3, (pipe))
1119 #define   DP_SSC_PWR_ON(pipe)                   _DP_SSC(0x0, (pipe))
1120 #define   DP_SSC_CLK_GATE(pipe)                 _DP_SSC(0x1, (pipe))
1121 #define   DP_SSC_RESET(pipe)                    _DP_SSC(0x2, (pipe))
1122 #define   DP_SSC_PWR_GATE(pipe)                 _DP_SSC(0x3, (pipe))
1123 #define   _DP_SSS(val, pipe)                    ((val) << (2 * (pipe) + 16))
1124 #define   DP_SSS_MASK(pipe)                     _DP_SSS(0x3, (pipe))
1125 #define   DP_SSS_PWR_ON(pipe)                   _DP_SSS(0x0, (pipe))
1126 #define   DP_SSS_CLK_GATE(pipe)                 _DP_SSS(0x1, (pipe))
1127 #define   DP_SSS_RESET(pipe)                    _DP_SSS(0x2, (pipe))
1128 #define   DP_SSS_PWR_GATE(pipe)                 _DP_SSS(0x3, (pipe))
1129
1130 /**
1131  * i915_power_well_id:
1132  *
1133  * Platform specific IDs used to look up power wells and - except for custom
1134  * power wells - to define request/status register flag bit positions. As such
1135  * the set of IDs on a given platform must be unique and except for custom
1136  * power wells their value must stay fixed.
1137  */
1138 enum i915_power_well_id {
1139         /*
1140          * I830
1141          *  - custom power well
1142          */
1143         I830_DISP_PW_PIPES = 0,
1144
1145         /*
1146          * VLV/CHV
1147          *  - PUNIT_REG_PWRGT_CTRL (bit: id*2),
1148          *    PUNIT_REG_PWRGT_STATUS (bit: id*2) (PUNIT HAS v0.8)
1149          */
1150         PUNIT_POWER_WELL_RENDER                 = 0,
1151         PUNIT_POWER_WELL_MEDIA                  = 1,
1152         PUNIT_POWER_WELL_DISP2D                 = 3,
1153         PUNIT_POWER_WELL_DPIO_CMN_BC            = 5,
1154         PUNIT_POWER_WELL_DPIO_TX_B_LANES_01     = 6,
1155         PUNIT_POWER_WELL_DPIO_TX_B_LANES_23     = 7,
1156         PUNIT_POWER_WELL_DPIO_TX_C_LANES_01     = 8,
1157         PUNIT_POWER_WELL_DPIO_TX_C_LANES_23     = 9,
1158         PUNIT_POWER_WELL_DPIO_RX0               = 10,
1159         PUNIT_POWER_WELL_DPIO_RX1               = 11,
1160         PUNIT_POWER_WELL_DPIO_CMN_D             = 12,
1161         /*  - custom power well */
1162         CHV_DISP_PW_PIPE_A,                     /* 13 */
1163
1164         /*
1165          * HSW/BDW
1166          *  - HSW_PWR_WELL_DRIVER (status bit: id*2, req bit: id*2+1)
1167          */
1168         HSW_DISP_PW_GLOBAL = 15,
1169
1170         /*
1171          * GEN9+
1172          *  - HSW_PWR_WELL_DRIVER (status bit: id*2, req bit: id*2+1)
1173          */
1174         SKL_DISP_PW_MISC_IO = 0,
1175         SKL_DISP_PW_DDI_A_E,
1176         GLK_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1177         CNL_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1178         SKL_DISP_PW_DDI_B,
1179         SKL_DISP_PW_DDI_C,
1180         SKL_DISP_PW_DDI_D,
1181
1182         GLK_DISP_PW_AUX_A = 8,
1183         GLK_DISP_PW_AUX_B,
1184         GLK_DISP_PW_AUX_C,
1185         CNL_DISP_PW_AUX_A = GLK_DISP_PW_AUX_A,
1186         CNL_DISP_PW_AUX_B = GLK_DISP_PW_AUX_B,
1187         CNL_DISP_PW_AUX_C = GLK_DISP_PW_AUX_C,
1188         CNL_DISP_PW_AUX_D,
1189
1190         SKL_DISP_PW_1 = 14,
1191         SKL_DISP_PW_2,
1192
1193         /* - custom power wells */
1194         SKL_DISP_PW_DC_OFF,
1195         BXT_DPIO_CMN_A,
1196         BXT_DPIO_CMN_BC,
1197         GLK_DPIO_CMN_C,                 /* 19 */
1198
1199         /*
1200          * Multiple platforms.
1201          * Must start following the highest ID of any platform.
1202          * - custom power wells
1203          */
1204         I915_DISP_PW_ALWAYS_ON = 20,
1205 };
1206
1207 #define PUNIT_REG_PWRGT_CTRL                    0x60
1208 #define PUNIT_REG_PWRGT_STATUS                  0x61
1209 #define   PUNIT_PWRGT_MASK(power_well)          (3 << ((power_well) * 2))
1210 #define   PUNIT_PWRGT_PWR_ON(power_well)        (0 << ((power_well) * 2))
1211 #define   PUNIT_PWRGT_CLK_GATE(power_well)      (1 << ((power_well) * 2))
1212 #define   PUNIT_PWRGT_RESET(power_well)         (2 << ((power_well) * 2))
1213 #define   PUNIT_PWRGT_PWR_GATE(power_well)      (3 << ((power_well) * 2))
1214
1215 #define PUNIT_REG_GPU_LFM                       0xd3
1216 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
1217 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
1218 #define   GPLLENABLE                            (1<<4)
1219 #define   GENFREQSTATUS                         (1<<0)
1220 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
1221 #define PUNIT_REG_CZ_TIMESTAMP                  0xce
1222
1223 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
1224 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
1225
1226 #define FB_GFX_FMAX_AT_VMAX_FUSE                0x136
1227 #define FB_GFX_FREQ_FUSE_MASK                   0xff
1228 #define FB_GFX_FMAX_AT_VMAX_2SS4EU_FUSE_SHIFT   24
1229 #define FB_GFX_FMAX_AT_VMAX_2SS6EU_FUSE_SHIFT   16
1230 #define FB_GFX_FMAX_AT_VMAX_2SS8EU_FUSE_SHIFT   8
1231
1232 #define FB_GFX_FMIN_AT_VMIN_FUSE                0x137
1233 #define FB_GFX_FMIN_AT_VMIN_FUSE_SHIFT          8
1234
1235 #define PUNIT_REG_DDR_SETUP2                    0x139
1236 #define   FORCE_DDR_FREQ_REQ_ACK                (1 << 8)
1237 #define   FORCE_DDR_LOW_FREQ                    (1 << 1)
1238 #define   FORCE_DDR_HIGH_FREQ                   (1 << 0)
1239
1240 #define PUNIT_GPU_STATUS_REG                    0xdb
1241 #define PUNIT_GPU_STATUS_MAX_FREQ_SHIFT 16
1242 #define PUNIT_GPU_STATUS_MAX_FREQ_MASK          0xff
1243 #define PUNIT_GPU_STATIS_GFX_MIN_FREQ_SHIFT     8
1244 #define PUNIT_GPU_STATUS_GFX_MIN_FREQ_MASK      0xff
1245
1246 #define PUNIT_GPU_DUTYCYCLE_REG         0xdf
1247 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_SHIFT      8
1248 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_MASK       0xff
1249
1250 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
1251 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
1252 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
1253 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
1254 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
1255 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
1256 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
1257 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
1258 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
1259 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
1260
1261 #define VLV_TURBO_SOC_OVERRIDE  0x04
1262 #define         VLV_OVERRIDE_EN 1
1263 #define         VLV_SOC_TDP_EN  (1 << 1)
1264 #define         VLV_BIAS_CPU_125_SOC_875 (6 << 2)
1265 #define         CHV_BIAS_CPU_50_SOC_50 (3 << 2)
1266
1267 /* vlv2 north clock has */
1268 #define CCK_FUSE_REG                            0x8
1269 #define  CCK_FUSE_HPLL_FREQ_MASK                0x3
1270 #define CCK_REG_DSI_PLL_FUSE                    0x44
1271 #define CCK_REG_DSI_PLL_CONTROL                 0x48
1272 #define  DSI_PLL_VCO_EN                         (1 << 31)
1273 #define  DSI_PLL_LDO_GATE                       (1 << 30)
1274 #define  DSI_PLL_P1_POST_DIV_SHIFT              17
1275 #define  DSI_PLL_P1_POST_DIV_MASK               (0x1ff << 17)
1276 #define  DSI_PLL_P2_MUX_DSI0_DIV2               (1 << 13)
1277 #define  DSI_PLL_P3_MUX_DSI1_DIV2               (1 << 12)
1278 #define  DSI_PLL_MUX_MASK                       (3 << 9)
1279 #define  DSI_PLL_MUX_DSI0_DSIPLL                (0 << 10)
1280 #define  DSI_PLL_MUX_DSI0_CCK                   (1 << 10)
1281 #define  DSI_PLL_MUX_DSI1_DSIPLL                (0 << 9)
1282 #define  DSI_PLL_MUX_DSI1_CCK                   (1 << 9)
1283 #define  DSI_PLL_CLK_GATE_MASK                  (0xf << 5)
1284 #define  DSI_PLL_CLK_GATE_DSI0_DSIPLL           (1 << 8)
1285 #define  DSI_PLL_CLK_GATE_DSI1_DSIPLL           (1 << 7)
1286 #define  DSI_PLL_CLK_GATE_DSI0_CCK              (1 << 6)
1287 #define  DSI_PLL_CLK_GATE_DSI1_CCK              (1 << 5)
1288 #define  DSI_PLL_LOCK                           (1 << 0)
1289 #define CCK_REG_DSI_PLL_DIVIDER                 0x4c
1290 #define  DSI_PLL_LFSR                           (1 << 31)
1291 #define  DSI_PLL_FRACTION_EN                    (1 << 30)
1292 #define  DSI_PLL_FRAC_COUNTER_SHIFT             27
1293 #define  DSI_PLL_FRAC_COUNTER_MASK              (7 << 27)
1294 #define  DSI_PLL_USYNC_CNT_SHIFT                18
1295 #define  DSI_PLL_USYNC_CNT_MASK                 (0x1ff << 18)
1296 #define  DSI_PLL_N1_DIV_SHIFT                   16
1297 #define  DSI_PLL_N1_DIV_MASK                    (3 << 16)
1298 #define  DSI_PLL_M1_DIV_SHIFT                   0
1299 #define  DSI_PLL_M1_DIV_MASK                    (0x1ff << 0)
1300 #define CCK_CZ_CLOCK_CONTROL                    0x62
1301 #define CCK_GPLL_CLOCK_CONTROL                  0x67
1302 #define CCK_DISPLAY_CLOCK_CONTROL               0x6b
1303 #define CCK_DISPLAY_REF_CLOCK_CONTROL           0x6c
1304 #define  CCK_TRUNK_FORCE_ON                     (1 << 17)
1305 #define  CCK_TRUNK_FORCE_OFF                    (1 << 16)
1306 #define  CCK_FREQUENCY_STATUS                   (0x1f << 8)
1307 #define  CCK_FREQUENCY_STATUS_SHIFT             8
1308 #define  CCK_FREQUENCY_VALUES                   (0x1f << 0)
1309
1310 /* DPIO registers */
1311 #define DPIO_DEVFN                      0
1312
1313 #define DPIO_CTL                        _MMIO(VLV_DISPLAY_BASE + 0x2110)
1314 #define  DPIO_MODSEL1                   (1<<3) /* if ref clk b == 27 */
1315 #define  DPIO_MODSEL0                   (1<<2) /* if ref clk a == 27 */
1316 #define  DPIO_SFR_BYPASS                (1<<1)
1317 #define  DPIO_CMNRST                    (1<<0)
1318
1319 #define DPIO_PHY(pipe)                  ((pipe) >> 1)
1320 #define DPIO_PHY_IOSF_PORT(phy)         (dev_priv->dpio_phy_iosf_port[phy])
1321
1322 /*
1323  * Per pipe/PLL DPIO regs
1324  */
1325 #define _VLV_PLL_DW3_CH0                0x800c
1326 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
1327 #define   DPIO_POST_DIV_DAC             0
1328 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
1329 #define   DPIO_POST_DIV_LVDS1           2
1330 #define   DPIO_POST_DIV_LVDS2           3
1331 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
1332 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
1333 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
1334 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
1335 #define   DPIO_ENABLE_CALIBRATION       (1<<11)
1336 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
1337 #define   DPIO_M2DIV_MASK               0xff
1338 #define _VLV_PLL_DW3_CH1                0x802c
1339 #define VLV_PLL_DW3(ch) _PIPE(ch, _VLV_PLL_DW3_CH0, _VLV_PLL_DW3_CH1)
1340
1341 #define _VLV_PLL_DW5_CH0                0x8014
1342 #define   DPIO_REFSEL_OVERRIDE          27
1343 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
1344 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
1345 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
1346 #define   DPIO_PLL_REFCLK_SEL_MASK      3
1347 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
1348 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
1349 #define _VLV_PLL_DW5_CH1                0x8034
1350 #define VLV_PLL_DW5(ch) _PIPE(ch, _VLV_PLL_DW5_CH0, _VLV_PLL_DW5_CH1)
1351
1352 #define _VLV_PLL_DW7_CH0                0x801c
1353 #define _VLV_PLL_DW7_CH1                0x803c
1354 #define VLV_PLL_DW7(ch) _PIPE(ch, _VLV_PLL_DW7_CH0, _VLV_PLL_DW7_CH1)
1355
1356 #define _VLV_PLL_DW8_CH0                0x8040
1357 #define _VLV_PLL_DW8_CH1                0x8060
1358 #define VLV_PLL_DW8(ch) _PIPE(ch, _VLV_PLL_DW8_CH0, _VLV_PLL_DW8_CH1)
1359
1360 #define VLV_PLL_DW9_BCAST               0xc044
1361 #define _VLV_PLL_DW9_CH0                0x8044
1362 #define _VLV_PLL_DW9_CH1                0x8064
1363 #define VLV_PLL_DW9(ch) _PIPE(ch, _VLV_PLL_DW9_CH0, _VLV_PLL_DW9_CH1)
1364
1365 #define _VLV_PLL_DW10_CH0               0x8048
1366 #define _VLV_PLL_DW10_CH1               0x8068
1367 #define VLV_PLL_DW10(ch) _PIPE(ch, _VLV_PLL_DW10_CH0, _VLV_PLL_DW10_CH1)
1368
1369 #define _VLV_PLL_DW11_CH0               0x804c
1370 #define _VLV_PLL_DW11_CH1               0x806c
1371 #define VLV_PLL_DW11(ch) _PIPE(ch, _VLV_PLL_DW11_CH0, _VLV_PLL_DW11_CH1)
1372
1373 /* Spec for ref block start counts at DW10 */
1374 #define VLV_REF_DW13                    0x80ac
1375
1376 #define VLV_CMN_DW0                     0x8100
1377
1378 /*
1379  * Per DDI channel DPIO regs
1380  */
1381
1382 #define _VLV_PCS_DW0_CH0                0x8200
1383 #define _VLV_PCS_DW0_CH1                0x8400
1384 #define   DPIO_PCS_TX_LANE2_RESET       (1<<16)
1385 #define   DPIO_PCS_TX_LANE1_RESET       (1<<7)
1386 #define   DPIO_LEFT_TXFIFO_RST_MASTER2  (1<<4)
1387 #define   DPIO_RIGHT_TXFIFO_RST_MASTER2 (1<<3)
1388 #define VLV_PCS_DW0(ch) _PORT(ch, _VLV_PCS_DW0_CH0, _VLV_PCS_DW0_CH1)
1389
1390 #define _VLV_PCS01_DW0_CH0              0x200
1391 #define _VLV_PCS23_DW0_CH0              0x400
1392 #define _VLV_PCS01_DW0_CH1              0x2600
1393 #define _VLV_PCS23_DW0_CH1              0x2800
1394 #define VLV_PCS01_DW0(ch) _PORT(ch, _VLV_PCS01_DW0_CH0, _VLV_PCS01_DW0_CH1)
1395 #define VLV_PCS23_DW0(ch) _PORT(ch, _VLV_PCS23_DW0_CH0, _VLV_PCS23_DW0_CH1)
1396
1397 #define _VLV_PCS_DW1_CH0                0x8204
1398 #define _VLV_PCS_DW1_CH1                0x8404
1399 #define   CHV_PCS_REQ_SOFTRESET_EN      (1<<23)
1400 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1<<22)
1401 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1<<21)
1402 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
1403 #define   DPIO_PCS_CLK_SOFT_RESET       (1<<5)
1404 #define VLV_PCS_DW1(ch) _PORT(ch, _VLV_PCS_DW1_CH0, _VLV_PCS_DW1_CH1)
1405
1406 #define _VLV_PCS01_DW1_CH0              0x204
1407 #define _VLV_PCS23_DW1_CH0              0x404
1408 #define _VLV_PCS01_DW1_CH1              0x2604
1409 #define _VLV_PCS23_DW1_CH1              0x2804
1410 #define VLV_PCS01_DW1(ch) _PORT(ch, _VLV_PCS01_DW1_CH0, _VLV_PCS01_DW1_CH1)
1411 #define VLV_PCS23_DW1(ch) _PORT(ch, _VLV_PCS23_DW1_CH0, _VLV_PCS23_DW1_CH1)
1412
1413 #define _VLV_PCS_DW8_CH0                0x8220
1414 #define _VLV_PCS_DW8_CH1                0x8420
1415 #define   CHV_PCS_USEDCLKCHANNEL_OVRRIDE        (1 << 20)
1416 #define   CHV_PCS_USEDCLKCHANNEL                (1 << 21)
1417 #define VLV_PCS_DW8(ch) _PORT(ch, _VLV_PCS_DW8_CH0, _VLV_PCS_DW8_CH1)
1418
1419 #define _VLV_PCS01_DW8_CH0              0x0220
1420 #define _VLV_PCS23_DW8_CH0              0x0420
1421 #define _VLV_PCS01_DW8_CH1              0x2620
1422 #define _VLV_PCS23_DW8_CH1              0x2820
1423 #define VLV_PCS01_DW8(port) _PORT(port, _VLV_PCS01_DW8_CH0, _VLV_PCS01_DW8_CH1)
1424 #define VLV_PCS23_DW8(port) _PORT(port, _VLV_PCS23_DW8_CH0, _VLV_PCS23_DW8_CH1)
1425
1426 #define _VLV_PCS_DW9_CH0                0x8224
1427 #define _VLV_PCS_DW9_CH1                0x8424
1428 #define   DPIO_PCS_TX2MARGIN_MASK       (0x7<<13)
1429 #define   DPIO_PCS_TX2MARGIN_000        (0<<13)
1430 #define   DPIO_PCS_TX2MARGIN_101        (1<<13)
1431 #define   DPIO_PCS_TX1MARGIN_MASK       (0x7<<10)
1432 #define   DPIO_PCS_TX1MARGIN_000        (0<<10)
1433 #define   DPIO_PCS_TX1MARGIN_101        (1<<10)
1434 #define VLV_PCS_DW9(ch) _PORT(ch, _VLV_PCS_DW9_CH0, _VLV_PCS_DW9_CH1)
1435
1436 #define _VLV_PCS01_DW9_CH0              0x224
1437 #define _VLV_PCS23_DW9_CH0              0x424
1438 #define _VLV_PCS01_DW9_CH1              0x2624
1439 #define _VLV_PCS23_DW9_CH1              0x2824
1440 #define VLV_PCS01_DW9(ch) _PORT(ch, _VLV_PCS01_DW9_CH0, _VLV_PCS01_DW9_CH1)
1441 #define VLV_PCS23_DW9(ch) _PORT(ch, _VLV_PCS23_DW9_CH0, _VLV_PCS23_DW9_CH1)
1442
1443 #define _CHV_PCS_DW10_CH0               0x8228
1444 #define _CHV_PCS_DW10_CH1               0x8428
1445 #define   DPIO_PCS_SWING_CALC_TX0_TX2   (1<<30)
1446 #define   DPIO_PCS_SWING_CALC_TX1_TX3   (1<<31)
1447 #define   DPIO_PCS_TX2DEEMP_MASK        (0xf<<24)
1448 #define   DPIO_PCS_TX2DEEMP_9P5         (0<<24)
1449 #define   DPIO_PCS_TX2DEEMP_6P0         (2<<24)
1450 #define   DPIO_PCS_TX1DEEMP_MASK        (0xf<<16)
1451 #define   DPIO_PCS_TX1DEEMP_9P5         (0<<16)
1452 #define   DPIO_PCS_TX1DEEMP_6P0         (2<<16)
1453 #define CHV_PCS_DW10(ch) _PORT(ch, _CHV_PCS_DW10_CH0, _CHV_PCS_DW10_CH1)
1454
1455 #define _VLV_PCS01_DW10_CH0             0x0228
1456 #define _VLV_PCS23_DW10_CH0             0x0428
1457 #define _VLV_PCS01_DW10_CH1             0x2628
1458 #define _VLV_PCS23_DW10_CH1             0x2828
1459 #define VLV_PCS01_DW10(port) _PORT(port, _VLV_PCS01_DW10_CH0, _VLV_PCS01_DW10_CH1)
1460 #define VLV_PCS23_DW10(port) _PORT(port, _VLV_PCS23_DW10_CH0, _VLV_PCS23_DW10_CH1)
1461
1462 #define _VLV_PCS_DW11_CH0               0x822c
1463 #define _VLV_PCS_DW11_CH1               0x842c
1464 #define   DPIO_TX2_STAGGER_MASK(x)      ((x)<<24)
1465 #define   DPIO_LANEDESKEW_STRAP_OVRD    (1<<3)
1466 #define   DPIO_LEFT_TXFIFO_RST_MASTER   (1<<1)
1467 #define   DPIO_RIGHT_TXFIFO_RST_MASTER  (1<<0)
1468 #define VLV_PCS_DW11(ch) _PORT(ch, _VLV_PCS_DW11_CH0, _VLV_PCS_DW11_CH1)
1469
1470 #define _VLV_PCS01_DW11_CH0             0x022c
1471 #define _VLV_PCS23_DW11_CH0             0x042c
1472 #define _VLV_PCS01_DW11_CH1             0x262c
1473 #define _VLV_PCS23_DW11_CH1             0x282c
1474 #define VLV_PCS01_DW11(ch) _PORT(ch, _VLV_PCS01_DW11_CH0, _VLV_PCS01_DW11_CH1)
1475 #define VLV_PCS23_DW11(ch) _PORT(ch, _VLV_PCS23_DW11_CH0, _VLV_PCS23_DW11_CH1)
1476
1477 #define _VLV_PCS01_DW12_CH0             0x0230
1478 #define _VLV_PCS23_DW12_CH0             0x0430
1479 #define _VLV_PCS01_DW12_CH1             0x2630
1480 #define _VLV_PCS23_DW12_CH1             0x2830
1481 #define VLV_PCS01_DW12(ch) _PORT(ch, _VLV_PCS01_DW12_CH0, _VLV_PCS01_DW12_CH1)
1482 #define VLV_PCS23_DW12(ch) _PORT(ch, _VLV_PCS23_DW12_CH0, _VLV_PCS23_DW12_CH1)
1483
1484 #define _VLV_PCS_DW12_CH0               0x8230
1485 #define _VLV_PCS_DW12_CH1               0x8430
1486 #define   DPIO_TX2_STAGGER_MULT(x)      ((x)<<20)
1487 #define   DPIO_TX1_STAGGER_MULT(x)      ((x)<<16)
1488 #define   DPIO_TX1_STAGGER_MASK(x)      ((x)<<8)
1489 #define   DPIO_LANESTAGGER_STRAP_OVRD   (1<<6)
1490 #define   DPIO_LANESTAGGER_STRAP(x)     ((x)<<0)
1491 #define VLV_PCS_DW12(ch) _PORT(ch, _VLV_PCS_DW12_CH0, _VLV_PCS_DW12_CH1)
1492
1493 #define _VLV_PCS_DW14_CH0               0x8238
1494 #define _VLV_PCS_DW14_CH1               0x8438
1495 #define VLV_PCS_DW14(ch) _PORT(ch, _VLV_PCS_DW14_CH0, _VLV_PCS_DW14_CH1)
1496
1497 #define _VLV_PCS_DW23_CH0               0x825c
1498 #define _VLV_PCS_DW23_CH1               0x845c
1499 #define VLV_PCS_DW23(ch) _PORT(ch, _VLV_PCS_DW23_CH0, _VLV_PCS_DW23_CH1)
1500
1501 #define _VLV_TX_DW2_CH0                 0x8288
1502 #define _VLV_TX_DW2_CH1                 0x8488
1503 #define   DPIO_SWING_MARGIN000_SHIFT    16
1504 #define   DPIO_SWING_MARGIN000_MASK     (0xff << DPIO_SWING_MARGIN000_SHIFT)
1505 #define   DPIO_UNIQ_TRANS_SCALE_SHIFT   8
1506 #define VLV_TX_DW2(ch) _PORT(ch, _VLV_TX_DW2_CH0, _VLV_TX_DW2_CH1)
1507
1508 #define _VLV_TX_DW3_CH0                 0x828c
1509 #define _VLV_TX_DW3_CH1                 0x848c
1510 /* The following bit for CHV phy */
1511 #define   DPIO_TX_UNIQ_TRANS_SCALE_EN   (1<<27)
1512 #define   DPIO_SWING_MARGIN101_SHIFT    16
1513 #define   DPIO_SWING_MARGIN101_MASK     (0xff << DPIO_SWING_MARGIN101_SHIFT)
1514 #define VLV_TX_DW3(ch) _PORT(ch, _VLV_TX_DW3_CH0, _VLV_TX_DW3_CH1)
1515
1516 #define _VLV_TX_DW4_CH0                 0x8290
1517 #define _VLV_TX_DW4_CH1                 0x8490
1518 #define   DPIO_SWING_DEEMPH9P5_SHIFT    24
1519 #define   DPIO_SWING_DEEMPH9P5_MASK     (0xff << DPIO_SWING_DEEMPH9P5_SHIFT)
1520 #define   DPIO_SWING_DEEMPH6P0_SHIFT    16
1521 #define   DPIO_SWING_DEEMPH6P0_MASK     (0xff << DPIO_SWING_DEEMPH6P0_SHIFT)
1522 #define VLV_TX_DW4(ch) _PORT(ch, _VLV_TX_DW4_CH0, _VLV_TX_DW4_CH1)
1523
1524 #define _VLV_TX3_DW4_CH0                0x690
1525 #define _VLV_TX3_DW4_CH1                0x2a90
1526 #define VLV_TX3_DW4(ch) _PORT(ch, _VLV_TX3_DW4_CH0, _VLV_TX3_DW4_CH1)
1527
1528 #define _VLV_TX_DW5_CH0                 0x8294
1529 #define _VLV_TX_DW5_CH1                 0x8494
1530 #define   DPIO_TX_OCALINIT_EN           (1<<31)
1531 #define VLV_TX_DW5(ch) _PORT(ch, _VLV_TX_DW5_CH0, _VLV_TX_DW5_CH1)
1532
1533 #define _VLV_TX_DW11_CH0                0x82ac
1534 #define _VLV_TX_DW11_CH1                0x84ac
1535 #define VLV_TX_DW11(ch) _PORT(ch, _VLV_TX_DW11_CH0, _VLV_TX_DW11_CH1)
1536
1537 #define _VLV_TX_DW14_CH0                0x82b8
1538 #define _VLV_TX_DW14_CH1                0x84b8
1539 #define VLV_TX_DW14(ch) _PORT(ch, _VLV_TX_DW14_CH0, _VLV_TX_DW14_CH1)
1540
1541 /* CHV dpPhy registers */
1542 #define _CHV_PLL_DW0_CH0                0x8000
1543 #define _CHV_PLL_DW0_CH1                0x8180
1544 #define CHV_PLL_DW0(ch) _PIPE(ch, _CHV_PLL_DW0_CH0, _CHV_PLL_DW0_CH1)
1545
1546 #define _CHV_PLL_DW1_CH0                0x8004
1547 #define _CHV_PLL_DW1_CH1                0x8184
1548 #define   DPIO_CHV_N_DIV_SHIFT          8
1549 #define   DPIO_CHV_M1_DIV_BY_2          (0 << 0)
1550 #define CHV_PLL_DW1(ch) _PIPE(ch, _CHV_PLL_DW1_CH0, _CHV_PLL_DW1_CH1)
1551
1552 #define _CHV_PLL_DW2_CH0                0x8008
1553 #define _CHV_PLL_DW2_CH1                0x8188
1554 #define CHV_PLL_DW2(ch) _PIPE(ch, _CHV_PLL_DW2_CH0, _CHV_PLL_DW2_CH1)
1555
1556 #define _CHV_PLL_DW3_CH0                0x800c
1557 #define _CHV_PLL_DW3_CH1                0x818c
1558 #define  DPIO_CHV_FRAC_DIV_EN           (1 << 16)
1559 #define  DPIO_CHV_FIRST_MOD             (0 << 8)
1560 #define  DPIO_CHV_SECOND_MOD            (1 << 8)
1561 #define  DPIO_CHV_FEEDFWD_GAIN_SHIFT    0
1562 #define  DPIO_CHV_FEEDFWD_GAIN_MASK             (0xF << 0)
1563 #define CHV_PLL_DW3(ch) _PIPE(ch, _CHV_PLL_DW3_CH0, _CHV_PLL_DW3_CH1)
1564
1565 #define _CHV_PLL_DW6_CH0                0x8018
1566 #define _CHV_PLL_DW6_CH1                0x8198
1567 #define   DPIO_CHV_GAIN_CTRL_SHIFT      16
1568 #define   DPIO_CHV_INT_COEFF_SHIFT      8
1569 #define   DPIO_CHV_PROP_COEFF_SHIFT     0
1570 #define CHV_PLL_DW6(ch) _PIPE(ch, _CHV_PLL_DW6_CH0, _CHV_PLL_DW6_CH1)
1571
1572 #define _CHV_PLL_DW8_CH0                0x8020
1573 #define _CHV_PLL_DW8_CH1                0x81A0
1574 #define   DPIO_CHV_TDC_TARGET_CNT_SHIFT 0
1575 #define   DPIO_CHV_TDC_TARGET_CNT_MASK  (0x3FF << 0)
1576 #define CHV_PLL_DW8(ch) _PIPE(ch, _CHV_PLL_DW8_CH0, _CHV_PLL_DW8_CH1)
1577
1578 #define _CHV_PLL_DW9_CH0                0x8024
1579 #define _CHV_PLL_DW9_CH1                0x81A4
1580 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SHIFT              1 /* 3 bits */
1581 #define  DPIO_CHV_INT_LOCK_THRESHOLD_MASK               (7 << 1)
1582 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SEL_COARSE 1 /* 1: coarse & 0 : fine  */
1583 #define CHV_PLL_DW9(ch) _PIPE(ch, _CHV_PLL_DW9_CH0, _CHV_PLL_DW9_CH1)
1584
1585 #define _CHV_CMN_DW0_CH0               0x8100
1586 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH0        19
1587 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH0        18
1588 #define   DPIO_ALLDL_POWERDOWN                  (1 << 1)
1589 #define   DPIO_ANYDL_POWERDOWN                  (1 << 0)
1590
1591 #define _CHV_CMN_DW5_CH0               0x8114
1592 #define   CHV_BUFRIGHTENA1_DISABLE      (0 << 20)
1593 #define   CHV_BUFRIGHTENA1_NORMAL       (1 << 20)
1594 #define   CHV_BUFRIGHTENA1_FORCE        (3 << 20)
1595 #define   CHV_BUFRIGHTENA1_MASK         (3 << 20)
1596 #define   CHV_BUFLEFTENA1_DISABLE       (0 << 22)
1597 #define   CHV_BUFLEFTENA1_NORMAL        (1 << 22)
1598 #define   CHV_BUFLEFTENA1_FORCE         (3 << 22)
1599 #define   CHV_BUFLEFTENA1_MASK          (3 << 22)
1600
1601 #define _CHV_CMN_DW13_CH0               0x8134
1602 #define _CHV_CMN_DW0_CH1                0x8080
1603 #define   DPIO_CHV_S1_DIV_SHIFT         21
1604 #define   DPIO_CHV_P1_DIV_SHIFT         13 /* 3 bits */
1605 #define   DPIO_CHV_P2_DIV_SHIFT         8  /* 5 bits */
1606 #define   DPIO_CHV_K_DIV_SHIFT          4
1607 #define   DPIO_PLL_FREQLOCK             (1 << 1)
1608 #define   DPIO_PLL_LOCK                 (1 << 0)
1609 #define CHV_CMN_DW13(ch) _PIPE(ch, _CHV_CMN_DW13_CH0, _CHV_CMN_DW0_CH1)
1610
1611 #define _CHV_CMN_DW14_CH0               0x8138
1612 #define _CHV_CMN_DW1_CH1                0x8084
1613 #define   DPIO_AFC_RECAL                (1 << 14)
1614 #define   DPIO_DCLKP_EN                 (1 << 13)
1615 #define   CHV_BUFLEFTENA2_DISABLE       (0 << 17) /* CL2 DW1 only */
1616 #define   CHV_BUFLEFTENA2_NORMAL        (1 << 17) /* CL2 DW1 only */
1617 #define   CHV_BUFLEFTENA2_FORCE         (3 << 17) /* CL2 DW1 only */
1618 #define   CHV_BUFLEFTENA2_MASK          (3 << 17) /* CL2 DW1 only */
1619 #define   CHV_BUFRIGHTENA2_DISABLE      (0 << 19) /* CL2 DW1 only */
1620 #define   CHV_BUFRIGHTENA2_NORMAL       (1 << 19) /* CL2 DW1 only */
1621 #define   CHV_BUFRIGHTENA2_FORCE        (3 << 19) /* CL2 DW1 only */
1622 #define   CHV_BUFRIGHTENA2_MASK         (3 << 19) /* CL2 DW1 only */
1623 #define CHV_CMN_DW14(ch) _PIPE(ch, _CHV_CMN_DW14_CH0, _CHV_CMN_DW1_CH1)
1624
1625 #define _CHV_CMN_DW19_CH0               0x814c
1626 #define _CHV_CMN_DW6_CH1                0x8098
1627 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH1        30 /* CL2 DW6 only */
1628 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH1        29 /* CL2 DW6 only */
1629 #define   DPIO_DYNPWRDOWNEN_CH1         (1 << 28) /* CL2 DW6 only */
1630 #define   CHV_CMN_USEDCLKCHANNEL        (1 << 13)
1631
1632 #define CHV_CMN_DW19(ch) _PIPE(ch, _CHV_CMN_DW19_CH0, _CHV_CMN_DW6_CH1)
1633
1634 #define CHV_CMN_DW28                    0x8170
1635 #define   DPIO_CL1POWERDOWNEN           (1 << 23)
1636 #define   DPIO_DYNPWRDOWNEN_CH0         (1 << 22)
1637 #define   DPIO_SUS_CLK_CONFIG_ON                (0 << 0)
1638 #define   DPIO_SUS_CLK_CONFIG_CLKREQ            (1 << 0)
1639 #define   DPIO_SUS_CLK_CONFIG_GATE              (2 << 0)
1640 #define   DPIO_SUS_CLK_CONFIG_GATE_CLKREQ       (3 << 0)
1641
1642 #define CHV_CMN_DW30                    0x8178
1643 #define   DPIO_CL2_LDOFUSE_PWRENB       (1 << 6)
1644 #define   DPIO_LRC_BYPASS               (1 << 3)
1645
1646 #define _TXLANE(ch, lane, offset) ((ch ? 0x2400 : 0) + \
1647                                         (lane) * 0x200 + (offset))
1648
1649 #define CHV_TX_DW0(ch, lane) _TXLANE(ch, lane, 0x80)
1650 #define CHV_TX_DW1(ch, lane) _TXLANE(ch, lane, 0x84)
1651 #define CHV_TX_DW2(ch, lane) _TXLANE(ch, lane, 0x88)
1652 #define CHV_TX_DW3(ch, lane) _TXLANE(ch, lane, 0x8c)
1653 #define CHV_TX_DW4(ch, lane) _TXLANE(ch, lane, 0x90)
1654 #define CHV_TX_DW5(ch, lane) _TXLANE(ch, lane, 0x94)
1655 #define CHV_TX_DW6(ch, lane) _TXLANE(ch, lane, 0x98)
1656 #define CHV_TX_DW7(ch, lane) _TXLANE(ch, lane, 0x9c)
1657 #define CHV_TX_DW8(ch, lane) _TXLANE(ch, lane, 0xa0)
1658 #define CHV_TX_DW9(ch, lane) _TXLANE(ch, lane, 0xa4)
1659 #define CHV_TX_DW10(ch, lane) _TXLANE(ch, lane, 0xa8)
1660 #define CHV_TX_DW11(ch, lane) _TXLANE(ch, lane, 0xac)
1661 #define   DPIO_FRC_LATENCY_SHFIT        8
1662 #define CHV_TX_DW14(ch, lane) _TXLANE(ch, lane, 0xb8)
1663 #define   DPIO_UPAR_SHIFT               30
1664
1665 /* BXT PHY registers */
1666 #define _BXT_PHY0_BASE                  0x6C000
1667 #define _BXT_PHY1_BASE                  0x162000
1668 #define _BXT_PHY2_BASE                  0x163000
1669 #define BXT_PHY_BASE(phy)               _PHY3((phy), _BXT_PHY0_BASE, \
1670                                                      _BXT_PHY1_BASE, \
1671                                                      _BXT_PHY2_BASE)
1672
1673 #define _BXT_PHY(phy, reg)                                              \
1674         _MMIO(BXT_PHY_BASE(phy) - _BXT_PHY0_BASE + (reg))
1675
1676 #define _BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)          \
1677         (BXT_PHY_BASE(phy) + _PIPE((ch), (reg_ch0) - _BXT_PHY0_BASE,    \
1678                                          (reg_ch1) - _BXT_PHY0_BASE))
1679 #define _MMIO_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)             \
1680         _MMIO(_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1))
1681
1682 #define BXT_P_CR_GT_DISP_PWRON          _MMIO(0x138090)
1683 #define  MIPIO_RST_CTRL                         (1 << 2)
1684
1685 #define _BXT_PHY_CTL_DDI_A              0x64C00
1686 #define _BXT_PHY_CTL_DDI_B              0x64C10
1687 #define _BXT_PHY_CTL_DDI_C              0x64C20
1688 #define   BXT_PHY_CMNLANE_POWERDOWN_ACK (1 << 10)
1689 #define   BXT_PHY_LANE_POWERDOWN_ACK    (1 << 9)
1690 #define   BXT_PHY_LANE_ENABLED          (1 << 8)
1691 #define BXT_PHY_CTL(port)               _MMIO_PORT(port, _BXT_PHY_CTL_DDI_A, \
1692                                                          _BXT_PHY_CTL_DDI_B)
1693
1694 #define _PHY_CTL_FAMILY_EDP             0x64C80
1695 #define _PHY_CTL_FAMILY_DDI             0x64C90
1696 #define _PHY_CTL_FAMILY_DDI_C           0x64CA0
1697 #define   COMMON_RESET_DIS              (1 << 31)
1698 #define BXT_PHY_CTL_FAMILY(phy)         _MMIO_PHY3((phy), _PHY_CTL_FAMILY_DDI, \
1699                                                           _PHY_CTL_FAMILY_EDP, \
1700                                                           _PHY_CTL_FAMILY_DDI_C)
1701
1702 /* BXT PHY PLL registers */
1703 #define _PORT_PLL_A                     0x46074
1704 #define _PORT_PLL_B                     0x46078
1705 #define _PORT_PLL_C                     0x4607c
1706 #define   PORT_PLL_ENABLE               (1 << 31)
1707 #define   PORT_PLL_LOCK                 (1 << 30)
1708 #define   PORT_PLL_REF_SEL              (1 << 27)
1709 #define   PORT_PLL_POWER_ENABLE         (1 << 26)
1710 #define   PORT_PLL_POWER_STATE          (1 << 25)
1711 #define BXT_PORT_PLL_ENABLE(port)       _MMIO_PORT(port, _PORT_PLL_A, _PORT_PLL_B)
1712
1713 #define _PORT_PLL_EBB_0_A               0x162034
1714 #define _PORT_PLL_EBB_0_B               0x6C034
1715 #define _PORT_PLL_EBB_0_C               0x6C340
1716 #define   PORT_PLL_P1_SHIFT             13
1717 #define   PORT_PLL_P1_MASK              (0x07 << PORT_PLL_P1_SHIFT)
1718 #define   PORT_PLL_P1(x)                ((x)  << PORT_PLL_P1_SHIFT)
1719 #define   PORT_PLL_P2_SHIFT             8
1720 #define   PORT_PLL_P2_MASK              (0x1f << PORT_PLL_P2_SHIFT)
1721 #define   PORT_PLL_P2(x)                ((x)  << PORT_PLL_P2_SHIFT)
1722 #define BXT_PORT_PLL_EBB_0(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1723                                                          _PORT_PLL_EBB_0_B, \
1724                                                          _PORT_PLL_EBB_0_C)
1725
1726 #define _PORT_PLL_EBB_4_A               0x162038
1727 #define _PORT_PLL_EBB_4_B               0x6C038
1728 #define _PORT_PLL_EBB_4_C               0x6C344
1729 #define   PORT_PLL_10BIT_CLK_ENABLE     (1 << 13)
1730 #define   PORT_PLL_RECALIBRATE          (1 << 14)
1731 #define BXT_PORT_PLL_EBB_4(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1732                                                          _PORT_PLL_EBB_4_B, \
1733                                                          _PORT_PLL_EBB_4_C)
1734
1735 #define _PORT_PLL_0_A                   0x162100
1736 #define _PORT_PLL_0_B                   0x6C100
1737 #define _PORT_PLL_0_C                   0x6C380
1738 /* PORT_PLL_0_A */
1739 #define   PORT_PLL_M2_MASK              0xFF
1740 /* PORT_PLL_1_A */
1741 #define   PORT_PLL_N_SHIFT              8
1742 #define   PORT_PLL_N_MASK               (0x0F << PORT_PLL_N_SHIFT)
1743 #define   PORT_PLL_N(x)                 ((x) << PORT_PLL_N_SHIFT)
1744 /* PORT_PLL_2_A */
1745 #define   PORT_PLL_M2_FRAC_MASK         0x3FFFFF
1746 /* PORT_PLL_3_A */
1747 #define   PORT_PLL_M2_FRAC_ENABLE       (1 << 16)
1748 /* PORT_PLL_6_A */
1749 #define   PORT_PLL_PROP_COEFF_MASK      0xF
1750 #define   PORT_PLL_INT_COEFF_MASK       (0x1F << 8)
1751 #define   PORT_PLL_INT_COEFF(x)         ((x)  << 8)
1752 #define   PORT_PLL_GAIN_CTL_MASK        (0x07 << 16)
1753 #define   PORT_PLL_GAIN_CTL(x)          ((x)  << 16)
1754 /* PORT_PLL_8_A */
1755 #define   PORT_PLL_TARGET_CNT_MASK      0x3FF
1756 /* PORT_PLL_9_A */
1757 #define  PORT_PLL_LOCK_THRESHOLD_SHIFT  1
1758 #define  PORT_PLL_LOCK_THRESHOLD_MASK   (0x7 << PORT_PLL_LOCK_THRESHOLD_SHIFT)
1759 /* PORT_PLL_10_A */
1760 #define  PORT_PLL_DCO_AMP_OVR_EN_H      (1<<27)
1761 #define  PORT_PLL_DCO_AMP_DEFAULT       15
1762 #define  PORT_PLL_DCO_AMP_MASK          0x3c00
1763 #define  PORT_PLL_DCO_AMP(x)            ((x)<<10)
1764 #define _PORT_PLL_BASE(phy, ch)         _BXT_PHY_CH(phy, ch, \
1765                                                     _PORT_PLL_0_B, \
1766                                                     _PORT_PLL_0_C)
1767 #define BXT_PORT_PLL(phy, ch, idx)      _MMIO(_PORT_PLL_BASE(phy, ch) + \
1768                                               (idx) * 4)
1769
1770 /* BXT PHY common lane registers */
1771 #define _PORT_CL1CM_DW0_A               0x162000
1772 #define _PORT_CL1CM_DW0_BC              0x6C000
1773 #define   PHY_POWER_GOOD                (1 << 16)
1774 #define   PHY_RESERVED                  (1 << 7)
1775 #define BXT_PORT_CL1CM_DW0(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW0_BC)
1776
1777 #define CNL_PORT_CL1CM_DW5              _MMIO(0x162014)
1778 #define   CL_POWER_DOWN_ENABLE          (1 << 4)
1779 #define   SUS_CLOCK_CONFIG              (3 << 0)
1780
1781 #define _PORT_CL1CM_DW9_A               0x162024
1782 #define _PORT_CL1CM_DW9_BC              0x6C024
1783 #define   IREF0RC_OFFSET_SHIFT          8
1784 #define   IREF0RC_OFFSET_MASK           (0xFF << IREF0RC_OFFSET_SHIFT)
1785 #define BXT_PORT_CL1CM_DW9(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW9_BC)
1786
1787 #define _PORT_CL1CM_DW10_A              0x162028
1788 #define _PORT_CL1CM_DW10_BC             0x6C028
1789 #define   IREF1RC_OFFSET_SHIFT          8
1790 #define   IREF1RC_OFFSET_MASK           (0xFF << IREF1RC_OFFSET_SHIFT)
1791 #define BXT_PORT_CL1CM_DW10(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW10_BC)
1792
1793 #define _PORT_CL1CM_DW28_A              0x162070
1794 #define _PORT_CL1CM_DW28_BC             0x6C070
1795 #define   OCL1_POWER_DOWN_EN            (1 << 23)
1796 #define   DW28_OLDO_DYN_PWR_DOWN_EN     (1 << 22)
1797 #define   SUS_CLK_CONFIG                0x3
1798 #define BXT_PORT_CL1CM_DW28(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW28_BC)
1799
1800 #define _PORT_CL1CM_DW30_A              0x162078
1801 #define _PORT_CL1CM_DW30_BC             0x6C078
1802 #define   OCL2_LDOFUSE_PWR_DIS          (1 << 6)
1803 #define BXT_PORT_CL1CM_DW30(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW30_BC)
1804
1805 #define _CNL_PORT_PCS_DW1_GRP_AE        0x162304
1806 #define _CNL_PORT_PCS_DW1_GRP_B         0x162384
1807 #define _CNL_PORT_PCS_DW1_GRP_C         0x162B04
1808 #define _CNL_PORT_PCS_DW1_GRP_D         0x162B84
1809 #define _CNL_PORT_PCS_DW1_GRP_F         0x162A04
1810 #define _CNL_PORT_PCS_DW1_LN0_AE        0x162404
1811 #define _CNL_PORT_PCS_DW1_LN0_B         0x162604
1812 #define _CNL_PORT_PCS_DW1_LN0_C         0x162C04
1813 #define _CNL_PORT_PCS_DW1_LN0_D         0x162E04
1814 #define _CNL_PORT_PCS_DW1_LN0_F         0x162804
1815 #define CNL_PORT_PCS_DW1_GRP(port)      _MMIO_PORT6(port, \
1816                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1817                                                     _CNL_PORT_PCS_DW1_GRP_B, \
1818                                                     _CNL_PORT_PCS_DW1_GRP_C, \
1819                                                     _CNL_PORT_PCS_DW1_GRP_D, \
1820                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1821                                                     _CNL_PORT_PCS_DW1_GRP_F)
1822 #define CNL_PORT_PCS_DW1_LN0(port)      _MMIO_PORT6(port, \
1823                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1824                                                     _CNL_PORT_PCS_DW1_LN0_B, \
1825                                                     _CNL_PORT_PCS_DW1_LN0_C, \
1826                                                     _CNL_PORT_PCS_DW1_LN0_D, \
1827                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1828                                                     _CNL_PORT_PCS_DW1_LN0_F)
1829 #define   COMMON_KEEPER_EN              (1 << 26)
1830
1831 #define _CNL_PORT_TX_DW2_GRP_AE         0x162348
1832 #define _CNL_PORT_TX_DW2_GRP_B          0x1623C8
1833 #define _CNL_PORT_TX_DW2_GRP_C          0x162B48
1834 #define _CNL_PORT_TX_DW2_GRP_D          0x162BC8
1835 #define _CNL_PORT_TX_DW2_GRP_F          0x162A48
1836 #define _CNL_PORT_TX_DW2_LN0_AE         0x162448
1837 #define _CNL_PORT_TX_DW2_LN0_B          0x162648
1838 #define _CNL_PORT_TX_DW2_LN0_C          0x162C48
1839 #define _CNL_PORT_TX_DW2_LN0_D          0x162E48
1840 #define _CNL_PORT_TX_DW2_LN0_F          0x162A48
1841 #define CNL_PORT_TX_DW2_GRP(port)       _MMIO_PORT6(port, \
1842                                                     _CNL_PORT_TX_DW2_GRP_AE, \
1843                                                     _CNL_PORT_TX_DW2_GRP_B, \
1844                                                     _CNL_PORT_TX_DW2_GRP_C, \
1845                                                     _CNL_PORT_TX_DW2_GRP_D, \
1846                                                     _CNL_PORT_TX_DW2_GRP_AE, \
1847                                                     _CNL_PORT_TX_DW2_GRP_F)
1848 #define CNL_PORT_TX_DW2_LN0(port)       _MMIO_PORT6(port, \
1849                                                     _CNL_PORT_TX_DW2_LN0_AE, \
1850                                                     _CNL_PORT_TX_DW2_LN0_B, \
1851                                                     _CNL_PORT_TX_DW2_LN0_C, \
1852                                                     _CNL_PORT_TX_DW2_LN0_D, \
1853                                                     _CNL_PORT_TX_DW2_LN0_AE, \
1854                                                     _CNL_PORT_TX_DW2_LN0_F)
1855 #define   SWING_SEL_UPPER(x)            ((x >> 3) << 15)
1856 #define   SWING_SEL_UPPER_MASK          (1 << 15)
1857 #define   SWING_SEL_LOWER(x)            ((x & 0x7) << 11)
1858 #define   SWING_SEL_LOWER_MASK          (0x7 << 11)
1859 #define   RCOMP_SCALAR(x)               ((x) << 0)
1860 #define   RCOMP_SCALAR_MASK             (0xFF << 0)
1861
1862 #define _CNL_PORT_TX_DW4_GRP_AE         0x162350
1863 #define _CNL_PORT_TX_DW4_GRP_B          0x1623D0
1864 #define _CNL_PORT_TX_DW4_GRP_C          0x162B50
1865 #define _CNL_PORT_TX_DW4_GRP_D          0x162BD0
1866 #define _CNL_PORT_TX_DW4_GRP_F          0x162A50
1867 #define _CNL_PORT_TX_DW4_LN0_AE         0x162450
1868 #define _CNL_PORT_TX_DW4_LN1_AE         0x1624D0
1869 #define _CNL_PORT_TX_DW4_LN0_B          0x162650
1870 #define _CNL_PORT_TX_DW4_LN0_C          0x162C50
1871 #define _CNL_PORT_TX_DW4_LN0_D          0x162E50
1872 #define _CNL_PORT_TX_DW4_LN0_F          0x162850
1873 #define CNL_PORT_TX_DW4_GRP(port)       _MMIO_PORT6(port, \
1874                                                     _CNL_PORT_TX_DW4_GRP_AE, \
1875                                                     _CNL_PORT_TX_DW4_GRP_B, \
1876                                                     _CNL_PORT_TX_DW4_GRP_C, \
1877                                                     _CNL_PORT_TX_DW4_GRP_D, \
1878                                                     _CNL_PORT_TX_DW4_GRP_AE, \
1879                                                     _CNL_PORT_TX_DW4_GRP_F)
1880 #define CNL_PORT_TX_DW4_LN(port, ln)       _MMIO_PORT6_LN(port, ln,     \
1881                                                     _CNL_PORT_TX_DW4_LN0_AE, \
1882                                                     _CNL_PORT_TX_DW4_LN1_AE, \
1883                                                     _CNL_PORT_TX_DW4_LN0_B, \
1884                                                     _CNL_PORT_TX_DW4_LN0_C, \
1885                                                     _CNL_PORT_TX_DW4_LN0_D, \
1886                                                     _CNL_PORT_TX_DW4_LN0_AE, \
1887                                                     _CNL_PORT_TX_DW4_LN0_F)
1888 #define   LOADGEN_SELECT                (1 << 31)
1889 #define   POST_CURSOR_1(x)              ((x) << 12)
1890 #define   POST_CURSOR_1_MASK            (0x3F << 12)
1891 #define   POST_CURSOR_2(x)              ((x) << 6)
1892 #define   POST_CURSOR_2_MASK            (0x3F << 6)
1893 #define   CURSOR_COEFF(x)               ((x) << 0)
1894 #define   CURSOR_COEFF_MASK             (0x3F << 0)
1895
1896 #define _CNL_PORT_TX_DW5_GRP_AE         0x162354
1897 #define _CNL_PORT_TX_DW5_GRP_B          0x1623D4
1898 #define _CNL_PORT_TX_DW5_GRP_C          0x162B54
1899 #define _CNL_PORT_TX_DW5_GRP_D          0x162BD4
1900 #define _CNL_PORT_TX_DW5_GRP_F          0x162A54
1901 #define _CNL_PORT_TX_DW5_LN0_AE         0x162454
1902 #define _CNL_PORT_TX_DW5_LN0_B          0x162654
1903 #define _CNL_PORT_TX_DW5_LN0_C          0x162C54
1904 #define _CNL_PORT_TX_DW5_LN0_D          0x162ED4
1905 #define _CNL_PORT_TX_DW5_LN0_F          0x162854
1906 #define CNL_PORT_TX_DW5_GRP(port)       _MMIO_PORT6(port, \
1907                                                     _CNL_PORT_TX_DW5_GRP_AE, \
1908                                                     _CNL_PORT_TX_DW5_GRP_B, \
1909                                                     _CNL_PORT_TX_DW5_GRP_C, \
1910                                                     _CNL_PORT_TX_DW5_GRP_D, \
1911                                                     _CNL_PORT_TX_DW5_GRP_AE, \
1912                                                     _CNL_PORT_TX_DW5_GRP_F)
1913 #define CNL_PORT_TX_DW5_LN0(port)       _MMIO_PORT6(port, \
1914                                                     _CNL_PORT_TX_DW5_LN0_AE, \
1915                                                     _CNL_PORT_TX_DW5_LN0_B, \
1916                                                     _CNL_PORT_TX_DW5_LN0_C, \
1917                                                     _CNL_PORT_TX_DW5_LN0_D, \
1918                                                     _CNL_PORT_TX_DW5_LN0_AE, \
1919                                                     _CNL_PORT_TX_DW5_LN0_F)
1920 #define   TX_TRAINING_EN                (1 << 31)
1921 #define   TAP3_DISABLE                  (1 << 29)
1922 #define   SCALING_MODE_SEL(x)           ((x) << 18)
1923 #define   SCALING_MODE_SEL_MASK         (0x7 << 18)
1924 #define   RTERM_SELECT(x)               ((x) << 3)
1925 #define   RTERM_SELECT_MASK             (0x7 << 3)
1926
1927 #define _CNL_PORT_TX_DW7_GRP_AE         0x16235C
1928 #define _CNL_PORT_TX_DW7_GRP_B          0x1623DC
1929 #define _CNL_PORT_TX_DW7_GRP_C          0x162B5C
1930 #define _CNL_PORT_TX_DW7_GRP_D          0x162BDC
1931 #define _CNL_PORT_TX_DW7_GRP_F          0x162A5C
1932 #define _CNL_PORT_TX_DW7_LN0_AE         0x16245C
1933 #define _CNL_PORT_TX_DW7_LN0_B          0x16265C
1934 #define _CNL_PORT_TX_DW7_LN0_C          0x162C5C
1935 #define _CNL_PORT_TX_DW7_LN0_D          0x162EDC
1936 #define _CNL_PORT_TX_DW7_LN0_F          0x16285C
1937 #define CNL_PORT_TX_DW7_GRP(port)       _MMIO_PORT6(port, \
1938                                                     _CNL_PORT_TX_DW7_GRP_AE, \
1939                                                     _CNL_PORT_TX_DW7_GRP_B, \
1940                                                     _CNL_PORT_TX_DW7_GRP_C, \
1941                                                     _CNL_PORT_TX_DW7_GRP_D, \
1942                                                     _CNL_PORT_TX_DW7_GRP_AE, \
1943                                                     _CNL_PORT_TX_DW7_GRP_F)
1944 #define CNL_PORT_TX_DW7_LN0(port)       _MMIO_PORT6(port, \
1945                                                     _CNL_PORT_TX_DW7_LN0_AE, \
1946                                                     _CNL_PORT_TX_DW7_LN0_B, \
1947                                                     _CNL_PORT_TX_DW7_LN0_C, \
1948                                                     _CNL_PORT_TX_DW7_LN0_D, \
1949                                                     _CNL_PORT_TX_DW7_LN0_AE, \
1950                                                     _CNL_PORT_TX_DW7_LN0_F)
1951 #define   N_SCALAR(x)                   ((x) << 24)
1952 #define   N_SCALAR_MASK                 (0x7F << 24)
1953
1954 /* The spec defines this only for BXT PHY0, but lets assume that this
1955  * would exist for PHY1 too if it had a second channel.
1956  */
1957 #define _PORT_CL2CM_DW6_A               0x162358
1958 #define _PORT_CL2CM_DW6_BC              0x6C358
1959 #define BXT_PORT_CL2CM_DW6(phy)         _BXT_PHY((phy), _PORT_CL2CM_DW6_BC)
1960 #define   DW6_OLDO_DYN_PWR_DOWN_EN      (1 << 28)
1961
1962 #define CNL_PORT_COMP_DW0               _MMIO(0x162100)
1963 #define   COMP_INIT                     (1 << 31)
1964 #define CNL_PORT_COMP_DW1               _MMIO(0x162104)
1965 #define CNL_PORT_COMP_DW3               _MMIO(0x16210c)
1966 #define   PROCESS_INFO_DOT_0            (0 << 26)
1967 #define   PROCESS_INFO_DOT_1            (1 << 26)
1968 #define   PROCESS_INFO_DOT_4            (2 << 26)
1969 #define   PROCESS_INFO_MASK             (7 << 26)
1970 #define   PROCESS_INFO_SHIFT            26
1971 #define   VOLTAGE_INFO_0_85V            (0 << 24)
1972 #define   VOLTAGE_INFO_0_95V            (1 << 24)
1973 #define   VOLTAGE_INFO_1_05V            (2 << 24)
1974 #define   VOLTAGE_INFO_MASK             (3 << 24)
1975 #define   VOLTAGE_INFO_SHIFT            24
1976 #define CNL_PORT_COMP_DW9               _MMIO(0x162124)
1977 #define CNL_PORT_COMP_DW10              _MMIO(0x162128)
1978
1979 /* BXT PHY Ref registers */
1980 #define _PORT_REF_DW3_A                 0x16218C
1981 #define _PORT_REF_DW3_BC                0x6C18C
1982 #define   GRC_DONE                      (1 << 22)
1983 #define BXT_PORT_REF_DW3(phy)           _BXT_PHY((phy), _PORT_REF_DW3_BC)
1984
1985 #define _PORT_REF_DW6_A                 0x162198
1986 #define _PORT_REF_DW6_BC                0x6C198
1987 #define   GRC_CODE_SHIFT                24
1988 #define   GRC_CODE_MASK                 (0xFF << GRC_CODE_SHIFT)
1989 #define   GRC_CODE_FAST_SHIFT           16
1990 #define   GRC_CODE_FAST_MASK            (0xFF << GRC_CODE_FAST_SHIFT)
1991 #define   GRC_CODE_SLOW_SHIFT           8
1992 #define   GRC_CODE_SLOW_MASK            (0xFF << GRC_CODE_SLOW_SHIFT)
1993 #define   GRC_CODE_NOM_MASK             0xFF
1994 #define BXT_PORT_REF_DW6(phy)           _BXT_PHY((phy), _PORT_REF_DW6_BC)
1995
1996 #define _PORT_REF_DW8_A                 0x1621A0
1997 #define _PORT_REF_DW8_BC                0x6C1A0
1998 #define   GRC_DIS                       (1 << 15)
1999 #define   GRC_RDY_OVRD                  (1 << 1)
2000 #define BXT_PORT_REF_DW8(phy)           _BXT_PHY((phy), _PORT_REF_DW8_BC)
2001
2002 /* BXT PHY PCS registers */
2003 #define _PORT_PCS_DW10_LN01_A           0x162428
2004 #define _PORT_PCS_DW10_LN01_B           0x6C428
2005 #define _PORT_PCS_DW10_LN01_C           0x6C828
2006 #define _PORT_PCS_DW10_GRP_A            0x162C28
2007 #define _PORT_PCS_DW10_GRP_B            0x6CC28
2008 #define _PORT_PCS_DW10_GRP_C            0x6CE28
2009 #define BXT_PORT_PCS_DW10_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2010                                                          _PORT_PCS_DW10_LN01_B, \
2011                                                          _PORT_PCS_DW10_LN01_C)
2012 #define BXT_PORT_PCS_DW10_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2013                                                          _PORT_PCS_DW10_GRP_B, \
2014                                                          _PORT_PCS_DW10_GRP_C)
2015
2016 #define   TX2_SWING_CALC_INIT           (1 << 31)
2017 #define   TX1_SWING_CALC_INIT           (1 << 30)
2018
2019 #define _PORT_PCS_DW12_LN01_A           0x162430
2020 #define _PORT_PCS_DW12_LN01_B           0x6C430
2021 #define _PORT_PCS_DW12_LN01_C           0x6C830
2022 #define _PORT_PCS_DW12_LN23_A           0x162630
2023 #define _PORT_PCS_DW12_LN23_B           0x6C630
2024 #define _PORT_PCS_DW12_LN23_C           0x6CA30
2025 #define _PORT_PCS_DW12_GRP_A            0x162c30
2026 #define _PORT_PCS_DW12_GRP_B            0x6CC30
2027 #define _PORT_PCS_DW12_GRP_C            0x6CE30
2028 #define   LANESTAGGER_STRAP_OVRD        (1 << 6)
2029 #define   LANE_STAGGER_MASK             0x1F
2030 #define BXT_PORT_PCS_DW12_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2031                                                          _PORT_PCS_DW12_LN01_B, \
2032                                                          _PORT_PCS_DW12_LN01_C)
2033 #define BXT_PORT_PCS_DW12_LN23(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2034                                                          _PORT_PCS_DW12_LN23_B, \
2035                                                          _PORT_PCS_DW12_LN23_C)
2036 #define BXT_PORT_PCS_DW12_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2037                                                          _PORT_PCS_DW12_GRP_B, \
2038                                                          _PORT_PCS_DW12_GRP_C)
2039
2040 /* BXT PHY TX registers */
2041 #define _BXT_LANE_OFFSET(lane)           (((lane) >> 1) * 0x200 +       \
2042                                           ((lane) & 1) * 0x80)
2043
2044 #define _PORT_TX_DW2_LN0_A              0x162508
2045 #define _PORT_TX_DW2_LN0_B              0x6C508
2046 #define _PORT_TX_DW2_LN0_C              0x6C908
2047 #define _PORT_TX_DW2_GRP_A              0x162D08
2048 #define _PORT_TX_DW2_GRP_B              0x6CD08
2049 #define _PORT_TX_DW2_GRP_C              0x6CF08
2050 #define BXT_PORT_TX_DW2_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2051                                                          _PORT_TX_DW2_LN0_B, \
2052                                                          _PORT_TX_DW2_LN0_C)
2053 #define BXT_PORT_TX_DW2_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2054                                                          _PORT_TX_DW2_GRP_B, \
2055                                                          _PORT_TX_DW2_GRP_C)
2056 #define   MARGIN_000_SHIFT              16
2057 #define   MARGIN_000                    (0xFF << MARGIN_000_SHIFT)
2058 #define   UNIQ_TRANS_SCALE_SHIFT        8
2059 #define   UNIQ_TRANS_SCALE              (0xFF << UNIQ_TRANS_SCALE_SHIFT)
2060
2061 #define _PORT_TX_DW3_LN0_A              0x16250C
2062 #define _PORT_TX_DW3_LN0_B              0x6C50C
2063 #define _PORT_TX_DW3_LN0_C              0x6C90C
2064 #define _PORT_TX_DW3_GRP_A              0x162D0C
2065 #define _PORT_TX_DW3_GRP_B              0x6CD0C
2066 #define _PORT_TX_DW3_GRP_C              0x6CF0C
2067 #define BXT_PORT_TX_DW3_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2068                                                          _PORT_TX_DW3_LN0_B, \
2069                                                          _PORT_TX_DW3_LN0_C)
2070 #define BXT_PORT_TX_DW3_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2071                                                          _PORT_TX_DW3_GRP_B, \
2072                                                          _PORT_TX_DW3_GRP_C)
2073 #define   SCALE_DCOMP_METHOD            (1 << 26)
2074 #define   UNIQUE_TRANGE_EN_METHOD       (1 << 27)
2075
2076 #define _PORT_TX_DW4_LN0_A              0x162510
2077 #define _PORT_TX_DW4_LN0_B              0x6C510
2078 #define _PORT_TX_DW4_LN0_C              0x6C910
2079 #define _PORT_TX_DW4_GRP_A              0x162D10
2080 #define _PORT_TX_DW4_GRP_B              0x6CD10
2081 #define _PORT_TX_DW4_GRP_C              0x6CF10
2082 #define BXT_PORT_TX_DW4_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2083                                                          _PORT_TX_DW4_LN0_B, \
2084                                                          _PORT_TX_DW4_LN0_C)
2085 #define BXT_PORT_TX_DW4_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2086                                                          _PORT_TX_DW4_GRP_B, \
2087                                                          _PORT_TX_DW4_GRP_C)
2088 #define   DEEMPH_SHIFT                  24
2089 #define   DE_EMPHASIS                   (0xFF << DEEMPH_SHIFT)
2090
2091 #define _PORT_TX_DW5_LN0_A              0x162514
2092 #define _PORT_TX_DW5_LN0_B              0x6C514
2093 #define _PORT_TX_DW5_LN0_C              0x6C914
2094 #define _PORT_TX_DW5_GRP_A              0x162D14
2095 #define _PORT_TX_DW5_GRP_B              0x6CD14
2096 #define _PORT_TX_DW5_GRP_C              0x6CF14
2097 #define BXT_PORT_TX_DW5_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2098                                                          _PORT_TX_DW5_LN0_B, \
2099                                                          _PORT_TX_DW5_LN0_C)
2100 #define BXT_PORT_TX_DW5_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2101                                                          _PORT_TX_DW5_GRP_B, \
2102                                                          _PORT_TX_DW5_GRP_C)
2103 #define   DCC_DELAY_RANGE_1             (1 << 9)
2104 #define   DCC_DELAY_RANGE_2             (1 << 8)
2105
2106 #define _PORT_TX_DW14_LN0_A             0x162538
2107 #define _PORT_TX_DW14_LN0_B             0x6C538
2108 #define _PORT_TX_DW14_LN0_C             0x6C938
2109 #define   LATENCY_OPTIM_SHIFT           30
2110 #define   LATENCY_OPTIM                 (1 << LATENCY_OPTIM_SHIFT)
2111 #define BXT_PORT_TX_DW14_LN(phy, ch, lane)                              \
2112         _MMIO(_BXT_PHY_CH(phy, ch, _PORT_TX_DW14_LN0_B,                 \
2113                                    _PORT_TX_DW14_LN0_C) +               \
2114               _BXT_LANE_OFFSET(lane))
2115
2116 /* UAIMI scratch pad register 1 */
2117 #define UAIMI_SPR1                      _MMIO(0x4F074)
2118 /* SKL VccIO mask */
2119 #define SKL_VCCIO_MASK                  0x1
2120 /* SKL balance leg register */
2121 #define DISPIO_CR_TX_BMU_CR0            _MMIO(0x6C00C)
2122 /* I_boost values */
2123 #define BALANCE_LEG_SHIFT(port)         (8+3*(port))
2124 #define BALANCE_LEG_MASK(port)          (7<<(8+3*(port)))
2125 /* Balance leg disable bits */
2126 #define BALANCE_LEG_DISABLE_SHIFT       23
2127 #define BALANCE_LEG_DISABLE(port)       (1 << (23 + (port)))
2128
2129 /*
2130  * Fence registers
2131  * [0-7]  @ 0x2000 gen2,gen3
2132  * [8-15] @ 0x3000 945,g33,pnv
2133  *
2134  * [0-15] @ 0x3000 gen4,gen5
2135  *
2136  * [0-15] @ 0x100000 gen6,vlv,chv
2137  * [0-31] @ 0x100000 gen7+
2138  */
2139 #define FENCE_REG(i)                    _MMIO(0x2000 + (((i) & 8) << 9) + ((i) & 7) * 4)
2140 #define   I830_FENCE_START_MASK         0x07f80000
2141 #define   I830_FENCE_TILING_Y_SHIFT     12
2142 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
2143 #define   I830_FENCE_PITCH_SHIFT        4
2144 #define   I830_FENCE_REG_VALID          (1<<0)
2145 #define   I915_FENCE_MAX_PITCH_VAL      4
2146 #define   I830_FENCE_MAX_PITCH_VAL      6
2147 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
2148
2149 #define   I915_FENCE_START_MASK         0x0ff00000
2150 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
2151
2152 #define FENCE_REG_965_LO(i)             _MMIO(0x03000 + (i) * 8)
2153 #define FENCE_REG_965_HI(i)             _MMIO(0x03000 + (i) * 8 + 4)
2154 #define   I965_FENCE_PITCH_SHIFT        2
2155 #define   I965_FENCE_TILING_Y_SHIFT     1
2156 #define   I965_FENCE_REG_VALID          (1<<0)
2157 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
2158
2159 #define FENCE_REG_GEN6_LO(i)            _MMIO(0x100000 + (i) * 8)
2160 #define FENCE_REG_GEN6_HI(i)            _MMIO(0x100000 + (i) * 8 + 4)
2161 #define   GEN6_FENCE_PITCH_SHIFT        32
2162 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
2163
2164
2165 /* control register for cpu gtt access */
2166 #define TILECTL                         _MMIO(0x101000)
2167 #define   TILECTL_SWZCTL                        (1 << 0)
2168 #define   TILECTL_TLBPF                 (1 << 1)
2169 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
2170 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
2171
2172 /*
2173  * Instruction and interrupt control regs
2174  */
2175 #define PGTBL_CTL       _MMIO(0x02020)
2176 #define   PGTBL_ADDRESS_LO_MASK 0xfffff000 /* bits [31:12] */
2177 #define   PGTBL_ADDRESS_HI_MASK 0x000000f0 /* bits [35:32] (gen4) */
2178 #define PGTBL_ER        _MMIO(0x02024)
2179 #define PRB0_BASE       (0x2030-0x30)
2180 #define PRB1_BASE       (0x2040-0x30) /* 830,gen3 */
2181 #define PRB2_BASE       (0x2050-0x30) /* gen3 */
2182 #define SRB0_BASE       (0x2100-0x30) /* gen2 */
2183 #define SRB1_BASE       (0x2110-0x30) /* gen2 */
2184 #define SRB2_BASE       (0x2120-0x30) /* 830 */
2185 #define SRB3_BASE       (0x2130-0x30) /* 830 */
2186 #define RENDER_RING_BASE        0x02000
2187 #define BSD_RING_BASE           0x04000
2188 #define GEN6_BSD_RING_BASE      0x12000
2189 #define GEN8_BSD2_RING_BASE     0x1c000
2190 #define VEBOX_RING_BASE         0x1a000
2191 #define BLT_RING_BASE           0x22000
2192 #define RING_TAIL(base)         _MMIO((base)+0x30)
2193 #define RING_HEAD(base)         _MMIO((base)+0x34)
2194 #define RING_START(base)        _MMIO((base)+0x38)
2195 #define RING_CTL(base)          _MMIO((base)+0x3c)
2196 #define   RING_CTL_SIZE(size)   ((size) - PAGE_SIZE) /* in bytes -> pages */
2197 #define RING_SYNC_0(base)       _MMIO((base)+0x40)
2198 #define RING_SYNC_1(base)       _MMIO((base)+0x44)
2199 #define RING_SYNC_2(base)       _MMIO((base)+0x48)
2200 #define GEN6_RVSYNC     (RING_SYNC_0(RENDER_RING_BASE))
2201 #define GEN6_RBSYNC     (RING_SYNC_1(RENDER_RING_BASE))
2202 #define GEN6_RVESYNC    (RING_SYNC_2(RENDER_RING_BASE))
2203 #define GEN6_VBSYNC     (RING_SYNC_0(GEN6_BSD_RING_BASE))
2204 #define GEN6_VRSYNC     (RING_SYNC_1(GEN6_BSD_RING_BASE))
2205 #define GEN6_VVESYNC    (RING_SYNC_2(GEN6_BSD_RING_BASE))
2206 #define GEN6_BRSYNC     (RING_SYNC_0(BLT_RING_BASE))
2207 #define GEN6_BVSYNC     (RING_SYNC_1(BLT_RING_BASE))
2208 #define GEN6_BVESYNC    (RING_SYNC_2(BLT_RING_BASE))
2209 #define GEN6_VEBSYNC    (RING_SYNC_0(VEBOX_RING_BASE))
2210 #define GEN6_VERSYNC    (RING_SYNC_1(VEBOX_RING_BASE))
2211 #define GEN6_VEVSYNC    (RING_SYNC_2(VEBOX_RING_BASE))
2212 #define GEN6_NOSYNC     INVALID_MMIO_REG
2213 #define RING_PSMI_CTL(base)     _MMIO((base)+0x50)
2214 #define RING_MAX_IDLE(base)     _MMIO((base)+0x54)
2215 #define RING_HWS_PGA(base)      _MMIO((base)+0x80)
2216 #define RING_HWS_PGA_GEN6(base) _MMIO((base)+0x2080)
2217 #define RING_RESET_CTL(base)    _MMIO((base)+0xd0)
2218 #define   RESET_CTL_REQUEST_RESET  (1 << 0)
2219 #define   RESET_CTL_READY_TO_RESET (1 << 1)
2220
2221 #define HSW_GTT_CACHE_EN        _MMIO(0x4024)
2222 #define   GTT_CACHE_EN_ALL      0xF0007FFF
2223 #define GEN7_WR_WATERMARK       _MMIO(0x4028)
2224 #define GEN7_GFX_PRIO_CTRL      _MMIO(0x402C)
2225 #define ARB_MODE                _MMIO(0x4030)
2226 #define   ARB_MODE_SWIZZLE_SNB  (1<<4)
2227 #define   ARB_MODE_SWIZZLE_IVB  (1<<5)
2228 #define GEN7_GFX_PEND_TLB0      _MMIO(0x4034)
2229 #define GEN7_GFX_PEND_TLB1      _MMIO(0x4038)
2230 /* L3, CVS, ZTLB, RCC, CASC LRA min, max values */
2231 #define GEN7_LRA_LIMITS(i)      _MMIO(0x403C + (i) * 4)
2232 #define GEN7_LRA_LIMITS_REG_NUM 13
2233 #define GEN7_MEDIA_MAX_REQ_COUNT        _MMIO(0x4070)
2234 #define GEN7_GFX_MAX_REQ_COUNT          _MMIO(0x4074)
2235
2236 #define GAMTARBMODE             _MMIO(0x04a08)
2237 #define   ARB_MODE_BWGTLB_DISABLE (1<<9)
2238 #define   ARB_MODE_SWIZZLE_BDW  (1<<1)
2239 #define RENDER_HWS_PGA_GEN7     _MMIO(0x04080)
2240 #define RING_FAULT_REG(engine)  _MMIO(0x4094 + 0x100*(engine)->hw_id)
2241 #define   RING_FAULT_GTTSEL_MASK (1<<11)
2242 #define   RING_FAULT_SRCID(x)   (((x) >> 3) & 0xff)
2243 #define   RING_FAULT_FAULT_TYPE(x) (((x) >> 1) & 0x3)
2244 #define   RING_FAULT_VALID      (1<<0)
2245 #define DONE_REG                _MMIO(0x40b0)
2246 #define GEN8_PRIVATE_PAT_LO     _MMIO(0x40e0)
2247 #define GEN8_PRIVATE_PAT_HI     _MMIO(0x40e0 + 4)
2248 #define BSD_HWS_PGA_GEN7        _MMIO(0x04180)
2249 #define BLT_HWS_PGA_GEN7        _MMIO(0x04280)
2250 #define VEBOX_HWS_PGA_GEN7      _MMIO(0x04380)
2251 #define RING_ACTHD(base)        _MMIO((base)+0x74)
2252 #define RING_ACTHD_UDW(base)    _MMIO((base)+0x5c)
2253 #define RING_NOPID(base)        _MMIO((base)+0x94)
2254 #define RING_IMR(base)          _MMIO((base)+0xa8)
2255 #define RING_HWSTAM(base)       _MMIO((base)+0x98)
2256 #define RING_TIMESTAMP(base)            _MMIO((base)+0x358)
2257 #define RING_TIMESTAMP_UDW(base)        _MMIO((base)+0x358 + 4)
2258 #define   TAIL_ADDR             0x001FFFF8
2259 #define   HEAD_WRAP_COUNT       0xFFE00000
2260 #define   HEAD_WRAP_ONE         0x00200000
2261 #define   HEAD_ADDR             0x001FFFFC
2262 #define   RING_NR_PAGES         0x001FF000
2263 #define   RING_REPORT_MASK      0x00000006
2264 #define   RING_REPORT_64K       0x00000002
2265 #define   RING_REPORT_128K      0x00000004
2266 #define   RING_NO_REPORT        0x00000000
2267 #define   RING_VALID_MASK       0x00000001
2268 #define   RING_VALID            0x00000001
2269 #define   RING_INVALID          0x00000000
2270 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
2271 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
2272 #define   RING_WAIT_SEMAPHORE   (1<<10) /* gen6+ */
2273
2274 #define RING_FORCE_TO_NONPRIV(base, i) _MMIO(((base)+0x4D0) + (i)*4)
2275 #define   RING_MAX_NONPRIV_SLOTS  12
2276
2277 #define GEN7_TLB_RD_ADDR        _MMIO(0x4700)
2278
2279 #define GEN9_GAMT_ECO_REG_RW_IA _MMIO(0x4ab0)
2280 #define   GAMT_ECO_ENABLE_IN_PLACE_DECOMPRESS   (1<<18)
2281
2282 #define GAMT_CHKN_BIT_REG       _MMIO(0x4ab8)
2283 #define   GAMT_CHKN_DISABLE_DYNAMIC_CREDIT_SHARING      (1<<28)
2284
2285 #if 0
2286 #define PRB0_TAIL       _MMIO(0x2030)
2287 #define PRB0_HEAD       _MMIO(0x2034)
2288 #define PRB0_START      _MMIO(0x2038)
2289 #define PRB0_CTL        _MMIO(0x203c)
2290 #define PRB1_TAIL       _MMIO(0x2040) /* 915+ only */
2291 #define PRB1_HEAD       _MMIO(0x2044) /* 915+ only */
2292 #define PRB1_START      _MMIO(0x2048) /* 915+ only */
2293 #define PRB1_CTL        _MMIO(0x204c) /* 915+ only */
2294 #endif
2295 #define IPEIR_I965      _MMIO(0x2064)
2296 #define IPEHR_I965      _MMIO(0x2068)
2297 #define GEN7_SC_INSTDONE        _MMIO(0x7100)
2298 #define GEN7_SAMPLER_INSTDONE   _MMIO(0xe160)
2299 #define GEN7_ROW_INSTDONE       _MMIO(0xe164)
2300 #define GEN8_MCR_SELECTOR               _MMIO(0xfdc)
2301 #define   GEN8_MCR_SLICE(slice)         (((slice) & 3) << 26)
2302 #define   GEN8_MCR_SLICE_MASK           GEN8_MCR_SLICE(3)
2303 #define   GEN8_MCR_SUBSLICE(subslice)   (((subslice) & 3) << 24)
2304 #define   GEN8_MCR_SUBSLICE_MASK        GEN8_MCR_SUBSLICE(3)
2305 #define RING_IPEIR(base)        _MMIO((base)+0x64)
2306 #define RING_IPEHR(base)        _MMIO((base)+0x68)
2307 /*
2308  * On GEN4, only the render ring INSTDONE exists and has a different
2309  * layout than the GEN7+ version.
2310  * The GEN2 counterpart of this register is GEN2_INSTDONE.
2311  */
2312 #define RING_INSTDONE(base)     _MMIO((base)+0x6c)
2313 #define RING_INSTPS(base)       _MMIO((base)+0x70)
2314 #define RING_DMA_FADD(base)     _MMIO((base)+0x78)
2315 #define RING_DMA_FADD_UDW(base) _MMIO((base)+0x60) /* gen8+ */
2316 #define RING_INSTPM(base)       _MMIO((base)+0xc0)
2317 #define RING_MI_MODE(base)      _MMIO((base)+0x9c)
2318 #define INSTPS          _MMIO(0x2070) /* 965+ only */
2319 #define GEN4_INSTDONE1  _MMIO(0x207c) /* 965+ only, aka INSTDONE_2 on SNB */
2320 #define ACTHD_I965      _MMIO(0x2074)
2321 #define HWS_PGA         _MMIO(0x2080)
2322 #define HWS_ADDRESS_MASK        0xfffff000
2323 #define HWS_START_ADDRESS_SHIFT 4
2324 #define PWRCTXA         _MMIO(0x2088) /* 965GM+ only */
2325 #define   PWRCTX_EN     (1<<0)
2326 #define IPEIR           _MMIO(0x2088)
2327 #define IPEHR           _MMIO(0x208c)
2328 #define GEN2_INSTDONE   _MMIO(0x2090)
2329 #define NOPID           _MMIO(0x2094)
2330 #define HWSTAM          _MMIO(0x2098)
2331 #define DMA_FADD_I8XX   _MMIO(0x20d0)
2332 #define RING_BBSTATE(base)      _MMIO((base)+0x110)
2333 #define   RING_BB_PPGTT         (1 << 5)
2334 #define RING_SBBADDR(base)      _MMIO((base)+0x114) /* hsw+ */
2335 #define RING_SBBSTATE(base)     _MMIO((base)+0x118) /* hsw+ */
2336 #define RING_SBBADDR_UDW(base)  _MMIO((base)+0x11c) /* gen8+ */
2337 #define RING_BBADDR(base)       _MMIO((base)+0x140)
2338 #define RING_BBADDR_UDW(base)   _MMIO((base)+0x168) /* gen8+ */
2339 #define RING_BB_PER_CTX_PTR(base)       _MMIO((base)+0x1c0) /* gen8+ */
2340 #define RING_INDIRECT_CTX(base)         _MMIO((base)+0x1c4) /* gen8+ */
2341 #define RING_INDIRECT_CTX_OFFSET(base)  _MMIO((base)+0x1c8) /* gen8+ */
2342 #define RING_CTX_TIMESTAMP(base)        _MMIO((base)+0x3a8) /* gen8+ */
2343
2344 #define ERROR_GEN6      _MMIO(0x40a0)
2345 #define GEN7_ERR_INT    _MMIO(0x44040)
2346 #define   ERR_INT_POISON                (1<<31)
2347 #define   ERR_INT_MMIO_UNCLAIMED        (1<<13)
2348 #define   ERR_INT_PIPE_CRC_DONE_C       (1<<8)
2349 #define   ERR_INT_FIFO_UNDERRUN_C       (1<<6)
2350 #define   ERR_INT_PIPE_CRC_DONE_B       (1<<5)
2351 #define   ERR_INT_FIFO_UNDERRUN_B       (1<<3)
2352 #define   ERR_INT_PIPE_CRC_DONE_A       (1<<2)
2353 #define   ERR_INT_PIPE_CRC_DONE(pipe)   (1<<(2 + (pipe)*3))
2354 #define   ERR_INT_FIFO_UNDERRUN_A       (1<<0)
2355 #define   ERR_INT_FIFO_UNDERRUN(pipe)   (1<<((pipe)*3))
2356
2357 #define GEN8_FAULT_TLB_DATA0            _MMIO(0x4b10)
2358 #define GEN8_FAULT_TLB_DATA1            _MMIO(0x4b14)
2359
2360 #define FPGA_DBG                _MMIO(0x42300)
2361 #define   FPGA_DBG_RM_NOCLAIM   (1<<31)
2362
2363 #define CLAIM_ER                _MMIO(VLV_DISPLAY_BASE + 0x2028)
2364 #define   CLAIM_ER_CLR          (1 << 31)
2365 #define   CLAIM_ER_OVERFLOW     (1 << 16)
2366 #define   CLAIM_ER_CTR_MASK     0xffff
2367
2368 #define DERRMR          _MMIO(0x44050)
2369 /* Note that HBLANK events are reserved on bdw+ */
2370 #define   DERRMR_PIPEA_SCANLINE         (1<<0)
2371 #define   DERRMR_PIPEA_PRI_FLIP_DONE    (1<<1)
2372 #define   DERRMR_PIPEA_SPR_FLIP_DONE    (1<<2)
2373 #define   DERRMR_PIPEA_VBLANK           (1<<3)
2374 #define   DERRMR_PIPEA_HBLANK           (1<<5)
2375 #define   DERRMR_PIPEB_SCANLINE         (1<<8)
2376 #define   DERRMR_PIPEB_PRI_FLIP_DONE    (1<<9)
2377 #define   DERRMR_PIPEB_SPR_FLIP_DONE    (1<<10)
2378 #define   DERRMR_PIPEB_VBLANK           (1<<11)
2379 #define   DERRMR_PIPEB_HBLANK           (1<<13)
2380 /* Note that PIPEC is not a simple translation of PIPEA/PIPEB */
2381 #define   DERRMR_PIPEC_SCANLINE         (1<<14)
2382 #define   DERRMR_PIPEC_PRI_FLIP_DONE    (1<<15)
2383 #define   DERRMR_PIPEC_SPR_FLIP_DONE    (1<<20)
2384 #define   DERRMR_PIPEC_VBLANK           (1<<21)
2385 #define   DERRMR_PIPEC_HBLANK           (1<<22)
2386
2387
2388 /* GM45+ chicken bits -- debug workaround bits that may be required
2389  * for various sorts of correct behavior.  The top 16 bits of each are
2390  * the enables for writing to the corresponding low bit.
2391  */
2392 #define _3D_CHICKEN     _MMIO(0x2084)
2393 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
2394 #define _3D_CHICKEN2    _MMIO(0x208c)
2395 /* Disables pipelining of read flushes past the SF-WIZ interface.
2396  * Required on all Ironlake steppings according to the B-Spec, but the
2397  * particular danger of not doing so is not specified.
2398  */
2399 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
2400 #define _3D_CHICKEN3    _MMIO(0x2090)
2401 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
2402 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
2403 #define  _3D_CHICKEN_SDE_LIMIT_FIFO_POLY_DEPTH(x)       ((x)<<1) /* gen8+ */
2404 #define  _3D_CHICKEN3_SF_DISABLE_PIPELINED_ATTR_FETCH   (1 << 1) /* gen6 */
2405
2406 #define MI_MODE         _MMIO(0x209c)
2407 # define VS_TIMER_DISPATCH                              (1 << 6)
2408 # define MI_FLUSH_ENABLE                                (1 << 12)
2409 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
2410 # define MODE_IDLE                                      (1 << 9)
2411 # define STOP_RING                                      (1 << 8)
2412
2413 #define GEN6_GT_MODE    _MMIO(0x20d0)
2414 #define GEN7_GT_MODE    _MMIO(0x7008)
2415 #define   GEN6_WIZ_HASHING(hi, lo)                      (((hi) << 9) | ((lo) << 7))
2416 #define   GEN6_WIZ_HASHING_8x8                          GEN6_WIZ_HASHING(0, 0)
2417 #define   GEN6_WIZ_HASHING_8x4                          GEN6_WIZ_HASHING(0, 1)
2418 #define   GEN6_WIZ_HASHING_16x4                         GEN6_WIZ_HASHING(1, 0)
2419 #define   GEN6_WIZ_HASHING_MASK                         GEN6_WIZ_HASHING(1, 1)
2420 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
2421 #define   GEN9_IZ_HASHING_MASK(slice)                   (0x3 << ((slice) * 2))
2422 #define   GEN9_IZ_HASHING(slice, val)                   ((val) << ((slice) * 2))
2423
2424 /* chicken reg for WaConextSwitchWithConcurrentTLBInvalidate */
2425 #define GEN9_CSFE_CHICKEN1_RCS _MMIO(0x20D4)
2426 #define   GEN9_PREEMPT_GPGPU_SYNC_SWITCH_DISABLE (1 << 2)
2427
2428 /* WaClearTdlStateAckDirtyBits */
2429 #define GEN8_STATE_ACK          _MMIO(0x20F0)
2430 #define GEN9_STATE_ACK_SLICE1   _MMIO(0x20F8)
2431 #define GEN9_STATE_ACK_SLICE2   _MMIO(0x2100)
2432 #define   GEN9_STATE_ACK_TDL0 (1 << 12)
2433 #define   GEN9_STATE_ACK_TDL1 (1 << 13)
2434 #define   GEN9_STATE_ACK_TDL2 (1 << 14)
2435 #define   GEN9_STATE_ACK_TDL3 (1 << 15)
2436 #define   GEN9_SUBSLICE_TDL_ACK_BITS \
2437         (GEN9_STATE_ACK_TDL3 | GEN9_STATE_ACK_TDL2 | \
2438          GEN9_STATE_ACK_TDL1 | GEN9_STATE_ACK_TDL0)
2439
2440 #define GFX_MODE        _MMIO(0x2520)
2441 #define GFX_MODE_GEN7   _MMIO(0x229c)
2442 #define RING_MODE_GEN7(engine)  _MMIO((engine)->mmio_base+0x29c)
2443 #define   GFX_RUN_LIST_ENABLE           (1<<15)
2444 #define   GFX_INTERRUPT_STEERING        (1<<14)
2445 #define   GFX_TLB_INVALIDATE_EXPLICIT   (1<<13)
2446 #define   GFX_SURFACE_FAULT_ENABLE      (1<<12)
2447 #define   GFX_REPLAY_MODE               (1<<11)
2448 #define   GFX_PSMI_GRANULARITY          (1<<10)
2449 #define   GFX_PPGTT_ENABLE              (1<<9)
2450 #define   GEN8_GFX_PPGTT_48B            (1<<7)
2451
2452 #define   GFX_FORWARD_VBLANK_MASK       (3<<5)
2453 #define   GFX_FORWARD_VBLANK_NEVER      (0<<5)
2454 #define   GFX_FORWARD_VBLANK_ALWAYS     (1<<5)
2455 #define   GFX_FORWARD_VBLANK_COND       (2<<5)
2456
2457 #define VLV_DISPLAY_BASE 0x180000
2458 #define VLV_MIPI_BASE VLV_DISPLAY_BASE
2459 #define BXT_MIPI_BASE 0x60000
2460
2461 #define VLV_GU_CTL0     _MMIO(VLV_DISPLAY_BASE + 0x2030)
2462 #define VLV_GU_CTL1     _MMIO(VLV_DISPLAY_BASE + 0x2034)
2463 #define SCPD0           _MMIO(0x209c) /* 915+ only */
2464 #define IER             _MMIO(0x20a0)
2465 #define IIR             _MMIO(0x20a4)
2466 #define IMR             _MMIO(0x20a8)
2467 #define ISR             _MMIO(0x20ac)
2468 #define VLV_GUNIT_CLOCK_GATE    _MMIO(VLV_DISPLAY_BASE + 0x2060)
2469 #define   GINT_DIS              (1<<22)
2470 #define   GCFG_DIS              (1<<8)
2471 #define VLV_GUNIT_CLOCK_GATE2   _MMIO(VLV_DISPLAY_BASE + 0x2064)
2472 #define VLV_IIR_RW      _MMIO(VLV_DISPLAY_BASE + 0x2084)
2473 #define VLV_IER         _MMIO(VLV_DISPLAY_BASE + 0x20a0)
2474 #define VLV_IIR         _MMIO(VLV_DISPLAY_BASE + 0x20a4)
2475 #define VLV_IMR         _MMIO(VLV_DISPLAY_BASE + 0x20a8)
2476 #define VLV_ISR         _MMIO(VLV_DISPLAY_BASE + 0x20ac)
2477 #define VLV_PCBR        _MMIO(VLV_DISPLAY_BASE + 0x2120)
2478 #define VLV_PCBR_ADDR_SHIFT     12
2479
2480 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1<<(11-(plane))) /* A and B only */
2481 #define EIR             _MMIO(0x20b0)
2482 #define EMR             _MMIO(0x20b4)
2483 #define ESR             _MMIO(0x20b8)
2484 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
2485 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
2486 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
2487 #define   GM45_ERROR_CP_PRIV                            (1<<3)
2488 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
2489 #define   I915_ERROR_INSTRUCTION                        (1<<0)
2490 #define INSTPM          _MMIO(0x20c0)
2491 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
2492 #define   INSTPM_AGPBUSY_INT_EN (1<<11) /* gen3: when disabled, pending interrupts
2493                                         will not assert AGPBUSY# and will only
2494                                         be delivered when out of C3. */
2495 #define   INSTPM_FORCE_ORDERING                         (1<<7) /* GEN6+ */
2496 #define   INSTPM_TLB_INVALIDATE (1<<9)
2497 #define   INSTPM_SYNC_FLUSH     (1<<5)
2498 #define ACTHD           _MMIO(0x20c8)
2499 #define MEM_MODE        _MMIO(0x20cc)
2500 #define   MEM_DISPLAY_B_TRICKLE_FEED_DISABLE (1<<3) /* 830 only */
2501 #define   MEM_DISPLAY_A_TRICKLE_FEED_DISABLE (1<<2) /* 830/845 only */
2502 #define   MEM_DISPLAY_TRICKLE_FEED_DISABLE (1<<2) /* 85x only */
2503 #define FW_BLC          _MMIO(0x20d8)
2504 #define FW_BLC2         _MMIO(0x20dc)
2505 #define FW_BLC_SELF     _MMIO(0x20e0) /* 915+ only */
2506 #define   FW_BLC_SELF_EN_MASK      (1<<31)
2507 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
2508 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
2509 #define MM_BURST_LENGTH     0x00700000
2510 #define MM_FIFO_WATERMARK   0x0001F000
2511 #define LM_BURST_LENGTH     0x00000700
2512 #define LM_FIFO_WATERMARK   0x0000001F
2513 #define MI_ARB_STATE    _MMIO(0x20e4) /* 915+ only */
2514
2515 /* Make render/texture TLB fetches lower priorty than associated data
2516  *   fetches. This is not turned on by default
2517  */
2518 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
2519
2520 /* Isoch request wait on GTT enable (Display A/B/C streams).
2521  * Make isoch requests stall on the TLB update. May cause
2522  * display underruns (test mode only)
2523  */
2524 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
2525
2526 /* Block grant count for isoch requests when block count is
2527  * set to a finite value.
2528  */
2529 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
2530 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
2531 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
2532 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
2533 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
2534
2535 /* Enable render writes to complete in C2/C3/C4 power states.
2536  * If this isn't enabled, render writes are prevented in low
2537  * power states. That seems bad to me.
2538  */
2539 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
2540
2541 /* This acknowledges an async flip immediately instead
2542  * of waiting for 2TLB fetches.
2543  */
2544 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
2545
2546 /* Enables non-sequential data reads through arbiter
2547  */
2548 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
2549
2550 /* Disable FSB snooping of cacheable write cycles from binner/render
2551  * command stream
2552  */
2553 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
2554
2555 /* Arbiter time slice for non-isoch streams */
2556 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
2557 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
2558 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
2559 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
2560 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
2561 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
2562 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
2563 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
2564 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
2565
2566 /* Low priority grace period page size */
2567 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
2568 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
2569
2570 /* Disable display A/B trickle feed */
2571 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
2572
2573 /* Set display plane priority */
2574 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
2575 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
2576
2577 #define MI_STATE        _MMIO(0x20e4) /* gen2 only */
2578 #define   MI_AGPBUSY_INT_EN                     (1 << 1) /* 85x only */
2579 #define   MI_AGPBUSY_830_MODE                   (1 << 0) /* 85x only */
2580
2581 #define CACHE_MODE_0    _MMIO(0x2120) /* 915+ only */
2582 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1<<8)
2583 #define   CM0_IZ_OPT_DISABLE      (1<<6)
2584 #define   CM0_ZR_OPT_DISABLE      (1<<5)
2585 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1<<5)
2586 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
2587 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
2588 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
2589 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
2590 #define GFX_FLSH_CNTL   _MMIO(0x2170) /* 915+ only */
2591 #define GFX_FLSH_CNTL_GEN6      _MMIO(0x101008)
2592 #define   GFX_FLSH_CNTL_EN      (1<<0)
2593 #define ECOSKPD         _MMIO(0x21d0)
2594 #define   ECO_GATING_CX_ONLY    (1<<3)
2595 #define   ECO_FLIP_DONE         (1<<0)
2596
2597 #define CACHE_MODE_0_GEN7       _MMIO(0x7000) /* IVB+ */
2598 #define RC_OP_FLUSH_ENABLE (1<<0)
2599 #define   HIZ_RAW_STALL_OPT_DISABLE (1<<2)
2600 #define CACHE_MODE_1            _MMIO(0x7004) /* IVB+ */
2601 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE     (1<<6)
2602 #define   GEN8_4x4_STC_OPTIMIZATION_DISABLE     (1<<6)
2603 #define   GEN9_PARTIAL_RESOLVE_IN_VC_DISABLE    (1<<1)
2604
2605 #define GEN6_BLITTER_ECOSKPD    _MMIO(0x221d0)
2606 #define   GEN6_BLITTER_LOCK_SHIFT                       16
2607 #define   GEN6_BLITTER_FBC_NOTIFY                       (1<<3)
2608
2609 #define GEN6_RC_SLEEP_PSMI_CONTROL      _MMIO(0x2050)
2610 #define   GEN6_PSMI_SLEEP_MSG_DISABLE   (1 << 0)
2611 #define   GEN8_RC_SEMA_IDLE_MSG_DISABLE (1 << 12)
2612 #define   GEN8_FF_DOP_CLOCK_GATE_DISABLE        (1<<10)
2613
2614 #define GEN6_RCS_PWR_FSM _MMIO(0x22ac)
2615 #define GEN9_RCS_FE_FSM2 _MMIO(0x22a4)
2616
2617 /* Fuse readout registers for GT */
2618 #define CHV_FUSE_GT                     _MMIO(VLV_DISPLAY_BASE + 0x2168)
2619 #define   CHV_FGT_DISABLE_SS0           (1 << 10)
2620 #define   CHV_FGT_DISABLE_SS1           (1 << 11)
2621 #define   CHV_FGT_EU_DIS_SS0_R0_SHIFT   16
2622 #define   CHV_FGT_EU_DIS_SS0_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R0_SHIFT)
2623 #define   CHV_FGT_EU_DIS_SS0_R1_SHIFT   20
2624 #define   CHV_FGT_EU_DIS_SS0_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R1_SHIFT)
2625 #define   CHV_FGT_EU_DIS_SS1_R0_SHIFT   24
2626 #define   CHV_FGT_EU_DIS_SS1_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R0_SHIFT)
2627 #define   CHV_FGT_EU_DIS_SS1_R1_SHIFT   28
2628 #define   CHV_FGT_EU_DIS_SS1_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R1_SHIFT)
2629
2630 #define GEN8_FUSE2                      _MMIO(0x9120)
2631 #define   GEN8_F2_SS_DIS_SHIFT          21
2632 #define   GEN8_F2_SS_DIS_MASK           (0x7 << GEN8_F2_SS_DIS_SHIFT)
2633 #define   GEN8_F2_S_ENA_SHIFT           25
2634 #define   GEN8_F2_S_ENA_MASK            (0x7 << GEN8_F2_S_ENA_SHIFT)
2635
2636 #define   GEN9_F2_SS_DIS_SHIFT          20
2637 #define   GEN9_F2_SS_DIS_MASK           (0xf << GEN9_F2_SS_DIS_SHIFT)
2638
2639 #define GEN8_EU_DISABLE0                _MMIO(0x9134)
2640 #define   GEN8_EU_DIS0_S0_MASK          0xffffff
2641 #define   GEN8_EU_DIS0_S1_SHIFT         24
2642 #define   GEN8_EU_DIS0_S1_MASK          (0xff << GEN8_EU_DIS0_S1_SHIFT)
2643
2644 #define GEN8_EU_DISABLE1                _MMIO(0x9138)
2645 #define   GEN8_EU_DIS1_S1_MASK          0xffff
2646 #define   GEN8_EU_DIS1_S2_SHIFT         16
2647 #define   GEN8_EU_DIS1_S2_MASK          (0xffff << GEN8_EU_DIS1_S2_SHIFT)
2648
2649 #define GEN8_EU_DISABLE2                _MMIO(0x913c)
2650 #define   GEN8_EU_DIS2_S2_MASK          0xff
2651
2652 #define GEN9_EU_DISABLE(slice)          _MMIO(0x9134 + (slice)*0x4)
2653
2654 #define GEN6_BSD_SLEEP_PSMI_CONTROL     _MMIO(0x12050)
2655 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
2656 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
2657 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
2658 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
2659
2660 /* On modern GEN architectures interrupt control consists of two sets
2661  * of registers. The first set pertains to the ring generating the
2662  * interrupt. The second control is for the functional block generating the
2663  * interrupt. These are PM, GT, DE, etc.
2664  *
2665  * Luckily *knocks on wood* all the ring interrupt bits match up with the
2666  * GT interrupt bits, so we don't need to duplicate the defines.
2667  *
2668  * These defines should cover us well from SNB->HSW with minor exceptions
2669  * it can also work on ILK.
2670  */
2671 #define GT_BLT_FLUSHDW_NOTIFY_INTERRUPT         (1 << 26)
2672 #define GT_BLT_CS_ERROR_INTERRUPT               (1 << 25)
2673 #define GT_BLT_USER_INTERRUPT                   (1 << 22)
2674 #define GT_BSD_CS_ERROR_INTERRUPT               (1 << 15)
2675 #define GT_BSD_USER_INTERRUPT                   (1 << 12)
2676 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1  (1 << 11) /* hsw+; rsvd on snb, ivb, vlv */
2677 #define GT_CONTEXT_SWITCH_INTERRUPT             (1 <<  8)
2678 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT     (1 <<  5) /* !snb */
2679 #define GT_RENDER_PIPECTL_NOTIFY_INTERRUPT      (1 <<  4)
2680 #define GT_RENDER_CS_MASTER_ERROR_INTERRUPT     (1 <<  3)
2681 #define GT_RENDER_SYNC_STATUS_INTERRUPT         (1 <<  2)
2682 #define GT_RENDER_DEBUG_INTERRUPT               (1 <<  1)
2683 #define GT_RENDER_USER_INTERRUPT                (1 <<  0)
2684
2685 #define PM_VEBOX_CS_ERROR_INTERRUPT             (1 << 12) /* hsw+ */
2686 #define PM_VEBOX_USER_INTERRUPT                 (1 << 10) /* hsw+ */
2687
2688 #define GT_PARITY_ERROR(dev_priv) \
2689         (GT_RENDER_L3_PARITY_ERROR_INTERRUPT | \
2690          (IS_HASWELL(dev_priv) ? GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1 : 0))
2691
2692 /* These are all the "old" interrupts */
2693 #define ILK_BSD_USER_INTERRUPT                          (1<<5)
2694
2695 #define I915_PM_INTERRUPT                               (1<<31)
2696 #define I915_ISP_INTERRUPT                              (1<<22)
2697 #define I915_LPE_PIPE_B_INTERRUPT                       (1<<21)
2698 #define I915_LPE_PIPE_A_INTERRUPT                       (1<<20)
2699 #define I915_MIPIC_INTERRUPT                            (1<<19)
2700 #define I915_MIPIA_INTERRUPT                            (1<<18)
2701 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1<<18)
2702 #define I915_DISPLAY_PORT_INTERRUPT                     (1<<17)
2703 #define I915_DISPLAY_PIPE_C_HBLANK_INTERRUPT            (1<<16)
2704 #define I915_MASTER_ERROR_INTERRUPT                     (1<<15)
2705 #define I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT      (1<<15)
2706 #define I915_DISPLAY_PIPE_B_HBLANK_INTERRUPT            (1<<14)
2707 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1<<14) /* p-state */
2708 #define I915_DISPLAY_PIPE_A_HBLANK_INTERRUPT            (1<<13)
2709 #define I915_HWB_OOM_INTERRUPT                          (1<<13)
2710 #define I915_LPE_PIPE_C_INTERRUPT                       (1<<12)
2711 #define I915_SYNC_STATUS_INTERRUPT                      (1<<12)
2712 #define I915_MISC_INTERRUPT                             (1<<11)
2713 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1<<11)
2714 #define I915_DISPLAY_PIPE_C_VBLANK_INTERRUPT            (1<<10)
2715 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1<<10)
2716 #define I915_DISPLAY_PIPE_C_EVENT_INTERRUPT             (1<<9)
2717 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1<<9)
2718 #define I915_DISPLAY_PIPE_C_DPBM_INTERRUPT              (1<<8)
2719 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1<<8)
2720 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1<<7)
2721 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1<<6)
2722 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1<<5)
2723 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1<<4)
2724 #define I915_DISPLAY_PIPE_A_DPBM_INTERRUPT              (1<<3)
2725 #define I915_DISPLAY_PIPE_B_DPBM_INTERRUPT              (1<<2)
2726 #define I915_DEBUG_INTERRUPT                            (1<<2)
2727 #define I915_WINVALID_INTERRUPT                         (1<<1)
2728 #define I915_USER_INTERRUPT                             (1<<1)
2729 #define I915_ASLE_INTERRUPT                             (1<<0)
2730 #define I915_BSD_USER_INTERRUPT                         (1<<25)
2731
2732 #define I915_HDMI_LPE_AUDIO_BASE        (VLV_DISPLAY_BASE + 0x65000)
2733 #define I915_HDMI_LPE_AUDIO_SIZE        0x1000
2734
2735 /* DisplayPort Audio w/ LPE */
2736 #define VLV_AUD_CHICKEN_BIT_REG         _MMIO(VLV_DISPLAY_BASE + 0x62F38)
2737 #define VLV_CHICKEN_BIT_DBG_ENABLE      (1 << 0)
2738
2739 #define _VLV_AUD_PORT_EN_B_DBG          (VLV_DISPLAY_BASE + 0x62F20)
2740 #define _VLV_AUD_PORT_EN_C_DBG          (VLV_DISPLAY_BASE + 0x62F30)
2741 #define _VLV_AUD_PORT_EN_D_DBG          (VLV_DISPLAY_BASE + 0x62F34)
2742 #define VLV_AUD_PORT_EN_DBG(port)       _MMIO_PORT3((port) - PORT_B,       \
2743                                                     _VLV_AUD_PORT_EN_B_DBG, \
2744                                                     _VLV_AUD_PORT_EN_C_DBG, \
2745                                                     _VLV_AUD_PORT_EN_D_DBG)
2746 #define VLV_AMP_MUTE                    (1 << 1)
2747
2748 #define GEN6_BSD_RNCID                  _MMIO(0x12198)
2749
2750 #define GEN7_FF_THREAD_MODE             _MMIO(0x20a0)
2751 #define   GEN7_FF_SCHED_MASK            0x0077070
2752 #define   GEN8_FF_DS_REF_CNT_FFME       (1 << 19)
2753 #define   GEN7_FF_TS_SCHED_HS1          (0x5<<16)
2754 #define   GEN7_FF_TS_SCHED_HS0          (0x3<<16)
2755 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1<<16)
2756 #define   GEN7_FF_TS_SCHED_HW           (0x0<<16) /* Default */
2757 #define   GEN7_FF_VS_REF_CNT_FFME       (1 << 15)
2758 #define   GEN7_FF_VS_SCHED_HS1          (0x5<<12)
2759 #define   GEN7_FF_VS_SCHED_HS0          (0x3<<12)
2760 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1<<12) /* Default */
2761 #define   GEN7_FF_VS_SCHED_HW           (0x0<<12)
2762 #define   GEN7_FF_DS_SCHED_HS1          (0x5<<4)
2763 #define   GEN7_FF_DS_SCHED_HS0          (0x3<<4)
2764 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1<<4)  /* Default */
2765 #define   GEN7_FF_DS_SCHED_HW           (0x0<<4)
2766
2767 /*
2768  * Framebuffer compression (915+ only)
2769  */
2770
2771 #define FBC_CFB_BASE            _MMIO(0x3200) /* 4k page aligned */
2772 #define FBC_LL_BASE             _MMIO(0x3204) /* 4k page aligned */
2773 #define FBC_CONTROL             _MMIO(0x3208)
2774 #define   FBC_CTL_EN            (1<<31)
2775 #define   FBC_CTL_PERIODIC      (1<<30)
2776 #define   FBC_CTL_INTERVAL_SHIFT (16)
2777 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
2778 #define   FBC_CTL_C3_IDLE       (1<<13)
2779 #define   FBC_CTL_STRIDE_SHIFT  (5)
2780 #define   FBC_CTL_FENCENO_SHIFT (0)
2781 #define FBC_COMMAND             _MMIO(0x320c)
2782 #define   FBC_CMD_COMPRESS      (1<<0)
2783 #define FBC_STATUS              _MMIO(0x3210)
2784 #define   FBC_STAT_COMPRESSING  (1<<31)
2785 #define   FBC_STAT_COMPRESSED   (1<<30)
2786 #define   FBC_STAT_MODIFIED     (1<<29)
2787 #define   FBC_STAT_CURRENT_LINE_SHIFT   (0)
2788 #define FBC_CONTROL2            _MMIO(0x3214)
2789 #define   FBC_CTL_FENCE_DBL     (0<<4)
2790 #define   FBC_CTL_IDLE_IMM      (0<<2)
2791 #define   FBC_CTL_IDLE_FULL     (1<<2)
2792 #define   FBC_CTL_IDLE_LINE     (2<<2)
2793 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
2794 #define   FBC_CTL_CPU_FENCE     (1<<1)
2795 #define   FBC_CTL_PLANE(plane)  ((plane)<<0)
2796 #define FBC_FENCE_OFF           _MMIO(0x3218) /* BSpec typo has 321Bh */
2797 #define FBC_TAG(i)              _MMIO(0x3300 + (i) * 4)
2798
2799 #define FBC_LL_SIZE             (1536)
2800
2801 #define FBC_LLC_READ_CTRL       _MMIO(0x9044)
2802 #define   FBC_LLC_FULLY_OPEN    (1<<30)
2803
2804 /* Framebuffer compression for GM45+ */
2805 #define DPFC_CB_BASE            _MMIO(0x3200)
2806 #define DPFC_CONTROL            _MMIO(0x3208)
2807 #define   DPFC_CTL_EN           (1<<31)
2808 #define   DPFC_CTL_PLANE(plane) ((plane)<<30)
2809 #define   IVB_DPFC_CTL_PLANE(plane)     ((plane)<<29)
2810 #define   DPFC_CTL_FENCE_EN     (1<<29)
2811 #define   IVB_DPFC_CTL_FENCE_EN (1<<28)
2812 #define   DPFC_CTL_PERSISTENT_MODE      (1<<25)
2813 #define   DPFC_SR_EN            (1<<10)
2814 #define   DPFC_CTL_LIMIT_1X     (0<<6)
2815 #define   DPFC_CTL_LIMIT_2X     (1<<6)
2816 #define   DPFC_CTL_LIMIT_4X     (2<<6)
2817 #define DPFC_RECOMP_CTL         _MMIO(0x320c)
2818 #define   DPFC_RECOMP_STALL_EN  (1<<27)
2819 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
2820 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
2821 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
2822 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
2823 #define DPFC_STATUS             _MMIO(0x3210)
2824 #define   DPFC_INVAL_SEG_SHIFT  (16)
2825 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
2826 #define   DPFC_COMP_SEG_SHIFT   (0)
2827 #define   DPFC_COMP_SEG_MASK    (0x000007ff)
2828 #define DPFC_STATUS2            _MMIO(0x3214)
2829 #define DPFC_FENCE_YOFF         _MMIO(0x3218)
2830 #define DPFC_CHICKEN            _MMIO(0x3224)
2831 #define   DPFC_HT_MODIFY        (1<<31)
2832
2833 /* Framebuffer compression for Ironlake */
2834 #define ILK_DPFC_CB_BASE        _MMIO(0x43200)
2835 #define ILK_DPFC_CONTROL        _MMIO(0x43208)
2836 #define   FBC_CTL_FALSE_COLOR   (1<<10)
2837 /* The bit 28-8 is reserved */
2838 #define   DPFC_RESERVED         (0x1FFFFF00)
2839 #define ILK_DPFC_RECOMP_CTL     _MMIO(0x4320c)
2840 #define ILK_DPFC_STATUS         _MMIO(0x43210)
2841 #define  ILK_DPFC_COMP_SEG_MASK 0x7ff
2842 #define IVB_FBC_STATUS2         _MMIO(0x43214)
2843 #define  IVB_FBC_COMP_SEG_MASK  0x7ff
2844 #define  BDW_FBC_COMP_SEG_MASK  0xfff
2845 #define ILK_DPFC_FENCE_YOFF     _MMIO(0x43218)
2846 #define ILK_DPFC_CHICKEN        _MMIO(0x43224)
2847 #define   ILK_DPFC_DISABLE_DUMMY0 (1<<8)
2848 #define   ILK_DPFC_NUKE_ON_ANY_MODIFICATION     (1<<23)
2849 #define ILK_FBC_RT_BASE         _MMIO(0x2128)
2850 #define   ILK_FBC_RT_VALID      (1<<0)
2851 #define   SNB_FBC_FRONT_BUFFER  (1<<1)
2852
2853 #define ILK_DISPLAY_CHICKEN1    _MMIO(0x42000)
2854 #define   ILK_FBCQ_DIS          (1<<22)
2855 #define   ILK_PABSTRETCH_DIS    (1<<21)
2856
2857
2858 /*
2859  * Framebuffer compression for Sandybridge
2860  *
2861  * The following two registers are of type GTTMMADR
2862  */
2863 #define SNB_DPFC_CTL_SA         _MMIO(0x100100)
2864 #define   SNB_CPU_FENCE_ENABLE  (1<<29)
2865 #define DPFC_CPU_FENCE_OFFSET   _MMIO(0x100104)
2866
2867 /* Framebuffer compression for Ivybridge */
2868 #define IVB_FBC_RT_BASE                 _MMIO(0x7020)
2869
2870 #define IPS_CTL         _MMIO(0x43408)
2871 #define   IPS_ENABLE    (1 << 31)
2872
2873 #define MSG_FBC_REND_STATE      _MMIO(0x50380)
2874 #define   FBC_REND_NUKE         (1<<2)
2875 #define   FBC_REND_CACHE_CLEAN  (1<<1)
2876
2877 /*
2878  * GPIO regs
2879  */
2880 #define GPIOA                   _MMIO(0x5010)
2881 #define GPIOB                   _MMIO(0x5014)
2882 #define GPIOC                   _MMIO(0x5018)
2883 #define GPIOD                   _MMIO(0x501c)
2884 #define GPIOE                   _MMIO(0x5020)
2885 #define GPIOF                   _MMIO(0x5024)
2886 #define GPIOG                   _MMIO(0x5028)
2887 #define GPIOH                   _MMIO(0x502c)
2888 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
2889 # define GPIO_CLOCK_DIR_IN              (0 << 1)
2890 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
2891 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
2892 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
2893 # define GPIO_CLOCK_VAL_IN              (1 << 4)
2894 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
2895 # define GPIO_DATA_DIR_MASK             (1 << 8)
2896 # define GPIO_DATA_DIR_IN               (0 << 9)
2897 # define GPIO_DATA_DIR_OUT              (1 << 9)
2898 # define GPIO_DATA_VAL_MASK             (1 << 10)
2899 # define GPIO_DATA_VAL_OUT              (1 << 11)
2900 # define GPIO_DATA_VAL_IN               (1 << 12)
2901 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
2902
2903 #define GMBUS0                  _MMIO(dev_priv->gpio_mmio_base + 0x5100) /* clock/port select */
2904 #define   GMBUS_RATE_100KHZ     (0<<8)
2905 #define   GMBUS_RATE_50KHZ      (1<<8)
2906 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
2907 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
2908 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
2909 #define   GMBUS_PIN_DISABLED    0
2910 #define   GMBUS_PIN_SSC         1
2911 #define   GMBUS_PIN_VGADDC      2
2912 #define   GMBUS_PIN_PANEL       3
2913 #define   GMBUS_PIN_DPD_CHV     3 /* HDMID_CHV */
2914 #define   GMBUS_PIN_DPC         4 /* HDMIC */
2915 #define   GMBUS_PIN_DPB         5 /* SDVO, HDMIB */
2916 #define   GMBUS_PIN_DPD         6 /* HDMID */
2917 #define   GMBUS_PIN_RESERVED    7 /* 7 reserved */
2918 #define   GMBUS_PIN_1_BXT       1 /* BXT+ (atom) and CNP+ (big core) */
2919 #define   GMBUS_PIN_2_BXT       2
2920 #define   GMBUS_PIN_3_BXT       3
2921 #define   GMBUS_PIN_4_CNP       4
2922 #define   GMBUS_NUM_PINS        7 /* including 0 */
2923 #define GMBUS1                  _MMIO(dev_priv->gpio_mmio_base + 0x5104) /* command/status */
2924 #define   GMBUS_SW_CLR_INT      (1<<31)
2925 #define   GMBUS_SW_RDY          (1<<30)
2926 #define   GMBUS_ENT             (1<<29) /* enable timeout */
2927 #define   GMBUS_CYCLE_NONE      (0<<25)
2928 #define   GMBUS_CYCLE_WAIT      (1<<25)
2929 #define   GMBUS_CYCLE_INDEX     (2<<25)
2930 #define   GMBUS_CYCLE_STOP      (4<<25)
2931 #define   GMBUS_BYTE_COUNT_SHIFT 16
2932 #define   GMBUS_BYTE_COUNT_MAX   256U
2933 #define   GMBUS_SLAVE_INDEX_SHIFT 8
2934 #define   GMBUS_SLAVE_ADDR_SHIFT 1
2935 #define   GMBUS_SLAVE_READ      (1<<0)
2936 #define   GMBUS_SLAVE_WRITE     (0<<0)
2937 #define GMBUS2                  _MMIO(dev_priv->gpio_mmio_base + 0x5108) /* status */
2938 #define   GMBUS_INUSE           (1<<15)
2939 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
2940 #define   GMBUS_STALL_TIMEOUT   (1<<13)
2941 #define   GMBUS_INT             (1<<12)
2942 #define   GMBUS_HW_RDY          (1<<11)
2943 #define   GMBUS_SATOER          (1<<10)
2944 #define   GMBUS_ACTIVE          (1<<9)
2945 #define GMBUS3                  _MMIO(dev_priv->gpio_mmio_base + 0x510c) /* data buffer bytes 3-0 */
2946 #define GMBUS4                  _MMIO(dev_priv->gpio_mmio_base + 0x5110) /* interrupt mask (Pineview+) */
2947 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
2948 #define   GMBUS_NAK_EN          (1<<3)
2949 #define   GMBUS_IDLE_EN         (1<<2)
2950 #define   GMBUS_HW_WAIT_EN      (1<<1)
2951 #define   GMBUS_HW_RDY_EN       (1<<0)
2952 #define GMBUS5                  _MMIO(dev_priv->gpio_mmio_base + 0x5120) /* byte index */
2953 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
2954
2955 /*
2956  * Clock control & power management
2957  */
2958 #define _DPLL_A (dev_priv->info.display_mmio_offset + 0x6014)
2959 #define _DPLL_B (dev_priv->info.display_mmio_offset + 0x6018)
2960 #define _CHV_DPLL_C (dev_priv->info.display_mmio_offset + 0x6030)
2961 #define DPLL(pipe) _MMIO_PIPE3((pipe), _DPLL_A, _DPLL_B, _CHV_DPLL_C)
2962
2963 #define VGA0    _MMIO(0x6000)
2964 #define VGA1    _MMIO(0x6004)
2965 #define VGA_PD  _MMIO(0x6010)
2966 #define   VGA0_PD_P2_DIV_4      (1 << 7)
2967 #define   VGA0_PD_P1_DIV_2      (1 << 5)
2968 #define   VGA0_PD_P1_SHIFT      0
2969 #define   VGA0_PD_P1_MASK       (0x1f << 0)
2970 #define   VGA1_PD_P2_DIV_4      (1 << 15)
2971 #define   VGA1_PD_P1_DIV_2      (1 << 13)
2972 #define   VGA1_PD_P1_SHIFT      8
2973 #define   VGA1_PD_P1_MASK       (0x1f << 8)
2974 #define   DPLL_VCO_ENABLE               (1 << 31)
2975 #define   DPLL_SDVO_HIGH_SPEED          (1 << 30)
2976 #define   DPLL_DVO_2X_MODE              (1 << 30)
2977 #define   DPLL_EXT_BUFFER_ENABLE_VLV    (1 << 30)
2978 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
2979 #define   DPLL_REF_CLK_ENABLE_VLV       (1 << 29)
2980 #define   DPLL_VGA_MODE_DIS             (1 << 28)
2981 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
2982 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
2983 #define   DPLL_MODE_MASK                (3 << 26)
2984 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
2985 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
2986 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
2987 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
2988 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
2989 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
2990 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
2991 #define   DPLL_LOCK_VLV                 (1<<15)
2992 #define   DPLL_INTEGRATED_CRI_CLK_VLV   (1<<14)
2993 #define   DPLL_INTEGRATED_REF_CLK_VLV   (1<<13)
2994 #define   DPLL_SSC_REF_CLK_CHV          (1<<13)
2995 #define   DPLL_PORTC_READY_MASK         (0xf << 4)
2996 #define   DPLL_PORTB_READY_MASK         (0xf)
2997
2998 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
2999
3000 /* Additional CHV pll/phy registers */
3001 #define DPIO_PHY_STATUS                 _MMIO(VLV_DISPLAY_BASE + 0x6240)
3002 #define   DPLL_PORTD_READY_MASK         (0xf)
3003 #define DISPLAY_PHY_CONTROL _MMIO(VLV_DISPLAY_BASE + 0x60100)
3004 #define   PHY_CH_POWER_DOWN_OVRD_EN(phy, ch)    (1 << (2*(phy)+(ch)+27))
3005 #define   PHY_LDO_DELAY_0NS                     0x0
3006 #define   PHY_LDO_DELAY_200NS                   0x1
3007 #define   PHY_LDO_DELAY_600NS                   0x2
3008 #define   PHY_LDO_SEQ_DELAY(delay, phy)         ((delay) << (2*(phy)+23))
3009 #define   PHY_CH_POWER_DOWN_OVRD(mask, phy, ch) ((mask) << (8*(phy)+4*(ch)+11))
3010 #define   PHY_CH_SU_PSR                         0x1
3011 #define   PHY_CH_DEEP_PSR                       0x7
3012 #define   PHY_CH_POWER_MODE(mode, phy, ch)      ((mode) << (6*(phy)+3*(ch)+2))
3013 #define   PHY_COM_LANE_RESET_DEASSERT(phy)      (1 << (phy))
3014 #define DISPLAY_PHY_STATUS _MMIO(VLV_DISPLAY_BASE + 0x60104)
3015 #define   PHY_POWERGOOD(phy)    (((phy) == DPIO_PHY0) ? (1<<31) : (1<<30))
3016 #define   PHY_STATUS_CMN_LDO(phy, ch)                   (1 << (6-(6*(phy)+3*(ch))))
3017 #define   PHY_STATUS_SPLINE_LDO(phy, ch, spline)        (1 << (8-(6*(phy)+3*(ch)+(spline))))
3018
3019 /*
3020  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
3021  * this field (only one bit may be set).
3022  */
3023 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
3024 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
3025 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
3026 /* i830, required in DVO non-gang */
3027 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
3028 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
3029 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
3030 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
3031 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
3032 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
3033 #define   PLL_REF_INPUT_MASK            (3 << 13)
3034 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
3035 /* Ironlake */
3036 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
3037 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
3038 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
3039 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
3040 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
3041
3042 /*
3043  * Parallel to Serial Load Pulse phase selection.
3044  * Selects the phase for the 10X DPLL clock for the PCIe
3045  * digital display port. The range is 4 to 13; 10 or more
3046  * is just a flip delay. The default is 6
3047  */
3048 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
3049 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
3050 /*
3051  * SDVO multiplier for 945G/GM. Not used on 965.
3052  */
3053 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
3054 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
3055 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
3056
3057 #define _DPLL_A_MD (dev_priv->info.display_mmio_offset + 0x601c)
3058 #define _DPLL_B_MD (dev_priv->info.display_mmio_offset + 0x6020)
3059 #define _CHV_DPLL_C_MD (dev_priv->info.display_mmio_offset + 0x603c)
3060 #define DPLL_MD(pipe) _MMIO_PIPE3((pipe), _DPLL_A_MD, _DPLL_B_MD, _CHV_DPLL_C_MD)
3061
3062 /*
3063  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
3064  *
3065  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
3066  */
3067 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
3068 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
3069 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
3070 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
3071 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
3072 /*
3073  * SDVO/UDI pixel multiplier.
3074  *
3075  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
3076  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
3077  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
3078  * dummy bytes in the datastream at an increased clock rate, with both sides of
3079  * the link knowing how many bytes are fill.
3080  *
3081  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
3082  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
3083  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
3084  * through an SDVO command.
3085  *
3086  * This register field has values of multiplication factor minus 1, with
3087  * a maximum multiplier of 5 for SDVO.
3088  */
3089 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
3090 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
3091 /*
3092  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
3093  * This best be set to the default value (3) or the CRT won't work. No,
3094  * I don't entirely understand what this does...
3095  */
3096 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
3097 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
3098
3099 #define RAWCLK_FREQ_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6024)
3100
3101 #define _FPA0   0x6040
3102 #define _FPA1   0x6044
3103 #define _FPB0   0x6048
3104 #define _FPB1   0x604c
3105 #define FP0(pipe) _MMIO_PIPE(pipe, _FPA0, _FPB0)
3106 #define FP1(pipe) _MMIO_PIPE(pipe, _FPA1, _FPB1)
3107 #define   FP_N_DIV_MASK         0x003f0000
3108 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
3109 #define   FP_N_DIV_SHIFT                16
3110 #define   FP_M1_DIV_MASK        0x00003f00
3111 #define   FP_M1_DIV_SHIFT                8
3112 #define   FP_M2_DIV_MASK        0x0000003f
3113 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
3114 #define   FP_M2_DIV_SHIFT                0
3115 #define DPLL_TEST       _MMIO(0x606c)
3116 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
3117 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
3118 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
3119 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
3120 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
3121 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
3122 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
3123 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
3124 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
3125 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
3126 #define D_STATE         _MMIO(0x6104)
3127 #define  DSTATE_GFX_RESET_I830                  (1<<6)
3128 #define  DSTATE_PLL_D3_OFF                      (1<<3)
3129 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
3130 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
3131 #define DSPCLK_GATE_D   _MMIO(dev_priv->info.display_mmio_offset + 0x6200)
3132 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
3133 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
3134 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
3135 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
3136 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
3137 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
3138 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
3139 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
3140 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
3141 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
3142 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
3143 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
3144 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
3145 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
3146 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
3147 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
3148 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
3149 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
3150 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
3151 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
3152 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
3153 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
3154 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
3155 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
3156 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
3157 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
3158 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
3159 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
3160 /*
3161  * This bit must be set on the 830 to prevent hangs when turning off the
3162  * overlay scaler.
3163  */
3164 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
3165 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
3166 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
3167 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
3168 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
3169
3170 #define RENCLK_GATE_D1          _MMIO(0x6204)
3171 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
3172 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
3173 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
3174 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
3175 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
3176 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
3177 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
3178 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
3179 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
3180 /* This bit must be unset on 855,865 */
3181 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
3182 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
3183 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
3184 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
3185 /* This bit must be set on 855,865. */
3186 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
3187 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
3188 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
3189 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
3190 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
3191 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
3192 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
3193 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
3194 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
3195 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
3196 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
3197 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
3198 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
3199 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
3200 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)