mei: add support for variable length mei headers.
[muen/linux.git] / drivers / misc / mei / hw-me.c
1 /*
2  *
3  * Intel Management Engine Interface (Intel MEI) Linux driver
4  * Copyright (c) 2003-2012, Intel Corporation.
5  *
6  * This program is free software; you can redistribute it and/or modify it
7  * under the terms and conditions of the GNU General Public License,
8  * version 2, as published by the Free Software Foundation.
9  *
10  * This program is distributed in the hope it will be useful, but WITHOUT
11  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
12  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
13  * more details.
14  *
15  */
16
17 #include <linux/pci.h>
18
19 #include <linux/kthread.h>
20 #include <linux/interrupt.h>
21 #include <linux/pm_runtime.h>
22
23 #include "mei_dev.h"
24 #include "hbm.h"
25
26 #include "hw-me.h"
27 #include "hw-me-regs.h"
28
29 #include "mei-trace.h"
30
31 /**
32  * mei_me_reg_read - Reads 32bit data from the mei device
33  *
34  * @hw: the me hardware structure
35  * @offset: offset from which to read the data
36  *
37  * Return: register value (u32)
38  */
39 static inline u32 mei_me_reg_read(const struct mei_me_hw *hw,
40                                unsigned long offset)
41 {
42         return ioread32(hw->mem_addr + offset);
43 }
44
45
46 /**
47  * mei_me_reg_write - Writes 32bit data to the mei device
48  *
49  * @hw: the me hardware structure
50  * @offset: offset from which to write the data
51  * @value: register value to write (u32)
52  */
53 static inline void mei_me_reg_write(const struct mei_me_hw *hw,
54                                  unsigned long offset, u32 value)
55 {
56         iowrite32(value, hw->mem_addr + offset);
57 }
58
59 /**
60  * mei_me_mecbrw_read - Reads 32bit data from ME circular buffer
61  *  read window register
62  *
63  * @dev: the device structure
64  *
65  * Return: ME_CB_RW register value (u32)
66  */
67 static inline u32 mei_me_mecbrw_read(const struct mei_device *dev)
68 {
69         return mei_me_reg_read(to_me_hw(dev), ME_CB_RW);
70 }
71
72 /**
73  * mei_me_hcbww_write - write 32bit data to the host circular buffer
74  *
75  * @dev: the device structure
76  * @data: 32bit data to be written to the host circular buffer
77  */
78 static inline void mei_me_hcbww_write(struct mei_device *dev, u32 data)
79 {
80         mei_me_reg_write(to_me_hw(dev), H_CB_WW, data);
81 }
82
83 /**
84  * mei_me_mecsr_read - Reads 32bit data from the ME CSR
85  *
86  * @dev: the device structure
87  *
88  * Return: ME_CSR_HA register value (u32)
89  */
90 static inline u32 mei_me_mecsr_read(const struct mei_device *dev)
91 {
92         u32 reg;
93
94         reg = mei_me_reg_read(to_me_hw(dev), ME_CSR_HA);
95         trace_mei_reg_read(dev->dev, "ME_CSR_HA", ME_CSR_HA, reg);
96
97         return reg;
98 }
99
100 /**
101  * mei_hcsr_read - Reads 32bit data from the host CSR
102  *
103  * @dev: the device structure
104  *
105  * Return: H_CSR register value (u32)
106  */
107 static inline u32 mei_hcsr_read(const struct mei_device *dev)
108 {
109         u32 reg;
110
111         reg = mei_me_reg_read(to_me_hw(dev), H_CSR);
112         trace_mei_reg_read(dev->dev, "H_CSR", H_CSR, reg);
113
114         return reg;
115 }
116
117 /**
118  * mei_hcsr_write - writes H_CSR register to the mei device
119  *
120  * @dev: the device structure
121  * @reg: new register value
122  */
123 static inline void mei_hcsr_write(struct mei_device *dev, u32 reg)
124 {
125         trace_mei_reg_write(dev->dev, "H_CSR", H_CSR, reg);
126         mei_me_reg_write(to_me_hw(dev), H_CSR, reg);
127 }
128
129 /**
130  * mei_hcsr_set - writes H_CSR register to the mei device,
131  * and ignores the H_IS bit for it is write-one-to-zero.
132  *
133  * @dev: the device structure
134  * @reg: new register value
135  */
136 static inline void mei_hcsr_set(struct mei_device *dev, u32 reg)
137 {
138         reg &= ~H_CSR_IS_MASK;
139         mei_hcsr_write(dev, reg);
140 }
141
142 /**
143  * mei_hcsr_set_hig - set host interrupt (set H_IG)
144  *
145  * @dev: the device structure
146  */
147 static inline void mei_hcsr_set_hig(struct mei_device *dev)
148 {
149         u32 hcsr;
150
151         hcsr = mei_hcsr_read(dev) | H_IG;
152         mei_hcsr_set(dev, hcsr);
153 }
154
155 /**
156  * mei_me_d0i3c_read - Reads 32bit data from the D0I3C register
157  *
158  * @dev: the device structure
159  *
160  * Return: H_D0I3C register value (u32)
161  */
162 static inline u32 mei_me_d0i3c_read(const struct mei_device *dev)
163 {
164         u32 reg;
165
166         reg = mei_me_reg_read(to_me_hw(dev), H_D0I3C);
167         trace_mei_reg_read(dev->dev, "H_D0I3C", H_D0I3C, reg);
168
169         return reg;
170 }
171
172 /**
173  * mei_me_d0i3c_write - writes H_D0I3C register to device
174  *
175  * @dev: the device structure
176  * @reg: new register value
177  */
178 static inline void mei_me_d0i3c_write(struct mei_device *dev, u32 reg)
179 {
180         trace_mei_reg_write(dev->dev, "H_D0I3C", H_D0I3C, reg);
181         mei_me_reg_write(to_me_hw(dev), H_D0I3C, reg);
182 }
183
184 /**
185  * mei_me_fw_status - read fw status register from pci config space
186  *
187  * @dev: mei device
188  * @fw_status: fw status register values
189  *
190  * Return: 0 on success, error otherwise
191  */
192 static int mei_me_fw_status(struct mei_device *dev,
193                             struct mei_fw_status *fw_status)
194 {
195         struct pci_dev *pdev = to_pci_dev(dev->dev);
196         struct mei_me_hw *hw = to_me_hw(dev);
197         const struct mei_fw_status *fw_src = &hw->cfg->fw_status;
198         int ret;
199         int i;
200
201         if (!fw_status)
202                 return -EINVAL;
203
204         fw_status->count = fw_src->count;
205         for (i = 0; i < fw_src->count && i < MEI_FW_STATUS_MAX; i++) {
206                 ret = pci_read_config_dword(pdev, fw_src->status[i],
207                                             &fw_status->status[i]);
208                 trace_mei_pci_cfg_read(dev->dev, "PCI_CFG_HSF_X",
209                                        fw_src->status[i],
210                                        fw_status->status[i]);
211                 if (ret)
212                         return ret;
213         }
214
215         return 0;
216 }
217
218 /**
219  * mei_me_hw_config - configure hw dependent settings
220  *
221  * @dev: mei device
222  */
223 static void mei_me_hw_config(struct mei_device *dev)
224 {
225         struct pci_dev *pdev = to_pci_dev(dev->dev);
226         struct mei_me_hw *hw = to_me_hw(dev);
227         u32 hcsr, reg;
228
229         /* Doesn't change in runtime */
230         hcsr = mei_hcsr_read(dev);
231         hw->hbuf_depth = (hcsr & H_CBD) >> 24;
232
233         reg = 0;
234         pci_read_config_dword(pdev, PCI_CFG_HFS_1, &reg);
235         trace_mei_pci_cfg_read(dev->dev, "PCI_CFG_HFS_1", PCI_CFG_HFS_1, reg);
236         hw->d0i3_supported =
237                 ((reg & PCI_CFG_HFS_1_D0I3_MSK) == PCI_CFG_HFS_1_D0I3_MSK);
238
239         hw->pg_state = MEI_PG_OFF;
240         if (hw->d0i3_supported) {
241                 reg = mei_me_d0i3c_read(dev);
242                 if (reg & H_D0I3C_I3)
243                         hw->pg_state = MEI_PG_ON;
244         }
245 }
246
247 /**
248  * mei_me_pg_state  - translate internal pg state
249  *   to the mei power gating state
250  *
251  * @dev:  mei device
252  *
253  * Return: MEI_PG_OFF if aliveness is on and MEI_PG_ON otherwise
254  */
255 static inline enum mei_pg_state mei_me_pg_state(struct mei_device *dev)
256 {
257         struct mei_me_hw *hw = to_me_hw(dev);
258
259         return hw->pg_state;
260 }
261
262 static inline u32 me_intr_src(u32 hcsr)
263 {
264         return hcsr & H_CSR_IS_MASK;
265 }
266
267 /**
268  * me_intr_disable - disables mei device interrupts
269  *      using supplied hcsr register value.
270  *
271  * @dev: the device structure
272  * @hcsr: supplied hcsr register value
273  */
274 static inline void me_intr_disable(struct mei_device *dev, u32 hcsr)
275 {
276         hcsr &= ~H_CSR_IE_MASK;
277         mei_hcsr_set(dev, hcsr);
278 }
279
280 /**
281  * mei_me_intr_clear - clear and stop interrupts
282  *
283  * @dev: the device structure
284  * @hcsr: supplied hcsr register value
285  */
286 static inline void me_intr_clear(struct mei_device *dev, u32 hcsr)
287 {
288         if (me_intr_src(hcsr))
289                 mei_hcsr_write(dev, hcsr);
290 }
291
292 /**
293  * mei_me_intr_clear - clear and stop interrupts
294  *
295  * @dev: the device structure
296  */
297 static void mei_me_intr_clear(struct mei_device *dev)
298 {
299         u32 hcsr = mei_hcsr_read(dev);
300
301         me_intr_clear(dev, hcsr);
302 }
303 /**
304  * mei_me_intr_enable - enables mei device interrupts
305  *
306  * @dev: the device structure
307  */
308 static void mei_me_intr_enable(struct mei_device *dev)
309 {
310         u32 hcsr = mei_hcsr_read(dev);
311
312         hcsr |= H_CSR_IE_MASK;
313         mei_hcsr_set(dev, hcsr);
314 }
315
316 /**
317  * mei_me_intr_disable - disables mei device interrupts
318  *
319  * @dev: the device structure
320  */
321 static void mei_me_intr_disable(struct mei_device *dev)
322 {
323         u32 hcsr = mei_hcsr_read(dev);
324
325         me_intr_disable(dev, hcsr);
326 }
327
328 /**
329  * mei_me_synchronize_irq - wait for pending IRQ handlers
330  *
331  * @dev: the device structure
332  */
333 static void mei_me_synchronize_irq(struct mei_device *dev)
334 {
335         struct pci_dev *pdev = to_pci_dev(dev->dev);
336
337         synchronize_irq(pdev->irq);
338 }
339
340 /**
341  * mei_me_hw_reset_release - release device from the reset
342  *
343  * @dev: the device structure
344  */
345 static void mei_me_hw_reset_release(struct mei_device *dev)
346 {
347         u32 hcsr = mei_hcsr_read(dev);
348
349         hcsr |= H_IG;
350         hcsr &= ~H_RST;
351         mei_hcsr_set(dev, hcsr);
352
353         /* complete this write before we set host ready on another CPU */
354         mmiowb();
355 }
356
357 /**
358  * mei_me_host_set_ready - enable device
359  *
360  * @dev: mei device
361  */
362 static void mei_me_host_set_ready(struct mei_device *dev)
363 {
364         u32 hcsr = mei_hcsr_read(dev);
365
366         hcsr |= H_CSR_IE_MASK | H_IG | H_RDY;
367         mei_hcsr_set(dev, hcsr);
368 }
369
370 /**
371  * mei_me_host_is_ready - check whether the host has turned ready
372  *
373  * @dev: mei device
374  * Return: bool
375  */
376 static bool mei_me_host_is_ready(struct mei_device *dev)
377 {
378         u32 hcsr = mei_hcsr_read(dev);
379
380         return (hcsr & H_RDY) == H_RDY;
381 }
382
383 /**
384  * mei_me_hw_is_ready - check whether the me(hw) has turned ready
385  *
386  * @dev: mei device
387  * Return: bool
388  */
389 static bool mei_me_hw_is_ready(struct mei_device *dev)
390 {
391         u32 mecsr = mei_me_mecsr_read(dev);
392
393         return (mecsr & ME_RDY_HRA) == ME_RDY_HRA;
394 }
395
396 /**
397  * mei_me_hw_is_resetting - check whether the me(hw) is in reset
398  *
399  * @dev: mei device
400  * Return: bool
401  */
402 static bool mei_me_hw_is_resetting(struct mei_device *dev)
403 {
404         u32 mecsr = mei_me_mecsr_read(dev);
405
406         return (mecsr & ME_RST_HRA) == ME_RST_HRA;
407 }
408
409 /**
410  * mei_me_hw_ready_wait - wait until the me(hw) has turned ready
411  *  or timeout is reached
412  *
413  * @dev: mei device
414  * Return: 0 on success, error otherwise
415  */
416 static int mei_me_hw_ready_wait(struct mei_device *dev)
417 {
418         mutex_unlock(&dev->device_lock);
419         wait_event_timeout(dev->wait_hw_ready,
420                         dev->recvd_hw_ready,
421                         mei_secs_to_jiffies(MEI_HW_READY_TIMEOUT));
422         mutex_lock(&dev->device_lock);
423         if (!dev->recvd_hw_ready) {
424                 dev_err(dev->dev, "wait hw ready failed\n");
425                 return -ETIME;
426         }
427
428         mei_me_hw_reset_release(dev);
429         dev->recvd_hw_ready = false;
430         return 0;
431 }
432
433 /**
434  * mei_me_hw_start - hw start routine
435  *
436  * @dev: mei device
437  * Return: 0 on success, error otherwise
438  */
439 static int mei_me_hw_start(struct mei_device *dev)
440 {
441         int ret = mei_me_hw_ready_wait(dev);
442
443         if (ret)
444                 return ret;
445         dev_dbg(dev->dev, "hw is ready\n");
446
447         mei_me_host_set_ready(dev);
448         return ret;
449 }
450
451
452 /**
453  * mei_hbuf_filled_slots - gets number of device filled buffer slots
454  *
455  * @dev: the device structure
456  *
457  * Return: number of filled slots
458  */
459 static unsigned char mei_hbuf_filled_slots(struct mei_device *dev)
460 {
461         u32 hcsr;
462         char read_ptr, write_ptr;
463
464         hcsr = mei_hcsr_read(dev);
465
466         read_ptr = (char) ((hcsr & H_CBRP) >> 8);
467         write_ptr = (char) ((hcsr & H_CBWP) >> 16);
468
469         return (unsigned char) (write_ptr - read_ptr);
470 }
471
472 /**
473  * mei_me_hbuf_is_empty - checks if host buffer is empty.
474  *
475  * @dev: the device structure
476  *
477  * Return: true if empty, false - otherwise.
478  */
479 static bool mei_me_hbuf_is_empty(struct mei_device *dev)
480 {
481         return mei_hbuf_filled_slots(dev) == 0;
482 }
483
484 /**
485  * mei_me_hbuf_empty_slots - counts write empty slots.
486  *
487  * @dev: the device structure
488  *
489  * Return: -EOVERFLOW if overflow, otherwise empty slots count
490  */
491 static int mei_me_hbuf_empty_slots(struct mei_device *dev)
492 {
493         struct mei_me_hw *hw = to_me_hw(dev);
494         unsigned char filled_slots, empty_slots;
495
496         filled_slots = mei_hbuf_filled_slots(dev);
497         empty_slots = hw->hbuf_depth - filled_slots;
498
499         /* check for overflow */
500         if (filled_slots > hw->hbuf_depth)
501                 return -EOVERFLOW;
502
503         return empty_slots;
504 }
505
506 /**
507  * mei_me_hbuf_depth - returns depth of the hw buffer.
508  *
509  * @dev: the device structure
510  *
511  * Return: size of hw buffer in slots
512  */
513 static u32 mei_me_hbuf_depth(const struct mei_device *dev)
514 {
515         struct mei_me_hw *hw = to_me_hw(dev);
516
517         return hw->hbuf_depth;
518 }
519
520 /**
521  * mei_me_hbuf_write - writes a message to host hw buffer.
522  *
523  * @dev: the device structure
524  * @hdr: header of message
525  * @hdr_len: header length in bytes: must be multiplication of a slot (4bytes)
526  * @data: payload
527  * @data_len: payload length in bytes
528  *
529  * Return: 0 if success, < 0 - otherwise.
530  */
531 static int mei_me_hbuf_write(struct mei_device *dev,
532                              const void *hdr, size_t hdr_len,
533                              const void *data, size_t data_len)
534 {
535         unsigned long rem;
536         unsigned long i;
537         const u32 *reg_buf;
538         u32 dw_cnt;
539         int empty_slots;
540
541         if (WARN_ON(!hdr || !data || hdr_len & 0x3))
542                 return -EINVAL;
543
544         dev_dbg(dev->dev, MEI_HDR_FMT, MEI_HDR_PRM((struct mei_msg_hdr *)hdr));
545
546         empty_slots = mei_hbuf_empty_slots(dev);
547         dev_dbg(dev->dev, "empty slots = %hu.\n", empty_slots);
548
549         if (empty_slots < 0)
550                 return -EOVERFLOW;
551
552         dw_cnt = mei_data2slots(hdr_len + data_len);
553         if (dw_cnt > (u32)empty_slots)
554                 return -EMSGSIZE;
555
556         reg_buf = hdr;
557         for (i = 0; i < hdr_len / MEI_SLOT_SIZE; i++)
558                 mei_me_hcbww_write(dev, reg_buf[i]);
559
560         reg_buf = data;
561         for (i = 0; i < data_len / MEI_SLOT_SIZE; i++)
562                 mei_me_hcbww_write(dev, reg_buf[i]);
563
564         rem = data_len & 0x3;
565         if (rem > 0) {
566                 u32 reg = 0;
567
568                 memcpy(&reg, (const u8 *)data + data_len - rem, rem);
569                 mei_me_hcbww_write(dev, reg);
570         }
571
572         mei_hcsr_set_hig(dev);
573         if (!mei_me_hw_is_ready(dev))
574                 return -EIO;
575
576         return 0;
577 }
578
579 /**
580  * mei_me_count_full_read_slots - counts read full slots.
581  *
582  * @dev: the device structure
583  *
584  * Return: -EOVERFLOW if overflow, otherwise filled slots count
585  */
586 static int mei_me_count_full_read_slots(struct mei_device *dev)
587 {
588         u32 me_csr;
589         char read_ptr, write_ptr;
590         unsigned char buffer_depth, filled_slots;
591
592         me_csr = mei_me_mecsr_read(dev);
593         buffer_depth = (unsigned char)((me_csr & ME_CBD_HRA) >> 24);
594         read_ptr = (char) ((me_csr & ME_CBRP_HRA) >> 8);
595         write_ptr = (char) ((me_csr & ME_CBWP_HRA) >> 16);
596         filled_slots = (unsigned char) (write_ptr - read_ptr);
597
598         /* check for overflow */
599         if (filled_slots > buffer_depth)
600                 return -EOVERFLOW;
601
602         dev_dbg(dev->dev, "filled_slots =%08x\n", filled_slots);
603         return (int)filled_slots;
604 }
605
606 /**
607  * mei_me_read_slots - reads a message from mei device.
608  *
609  * @dev: the device structure
610  * @buffer: message buffer will be written
611  * @buffer_length: message size will be read
612  *
613  * Return: always 0
614  */
615 static int mei_me_read_slots(struct mei_device *dev, unsigned char *buffer,
616                              unsigned long buffer_length)
617 {
618         u32 *reg_buf = (u32 *)buffer;
619
620         for (; buffer_length >= MEI_SLOT_SIZE; buffer_length -= MEI_SLOT_SIZE)
621                 *reg_buf++ = mei_me_mecbrw_read(dev);
622
623         if (buffer_length > 0) {
624                 u32 reg = mei_me_mecbrw_read(dev);
625
626                 memcpy(reg_buf, &reg, buffer_length);
627         }
628
629         mei_hcsr_set_hig(dev);
630         return 0;
631 }
632
633 /**
634  * mei_me_pg_set - write pg enter register
635  *
636  * @dev: the device structure
637  */
638 static void mei_me_pg_set(struct mei_device *dev)
639 {
640         struct mei_me_hw *hw = to_me_hw(dev);
641         u32 reg;
642
643         reg = mei_me_reg_read(hw, H_HPG_CSR);
644         trace_mei_reg_read(dev->dev, "H_HPG_CSR", H_HPG_CSR, reg);
645
646         reg |= H_HPG_CSR_PGI;
647
648         trace_mei_reg_write(dev->dev, "H_HPG_CSR", H_HPG_CSR, reg);
649         mei_me_reg_write(hw, H_HPG_CSR, reg);
650 }
651
652 /**
653  * mei_me_pg_unset - write pg exit register
654  *
655  * @dev: the device structure
656  */
657 static void mei_me_pg_unset(struct mei_device *dev)
658 {
659         struct mei_me_hw *hw = to_me_hw(dev);
660         u32 reg;
661
662         reg = mei_me_reg_read(hw, H_HPG_CSR);
663         trace_mei_reg_read(dev->dev, "H_HPG_CSR", H_HPG_CSR, reg);
664
665         WARN(!(reg & H_HPG_CSR_PGI), "PGI is not set\n");
666
667         reg |= H_HPG_CSR_PGIHEXR;
668
669         trace_mei_reg_write(dev->dev, "H_HPG_CSR", H_HPG_CSR, reg);
670         mei_me_reg_write(hw, H_HPG_CSR, reg);
671 }
672
673 /**
674  * mei_me_pg_legacy_enter_sync - perform legacy pg entry procedure
675  *
676  * @dev: the device structure
677  *
678  * Return: 0 on success an error code otherwise
679  */
680 static int mei_me_pg_legacy_enter_sync(struct mei_device *dev)
681 {
682         struct mei_me_hw *hw = to_me_hw(dev);
683         unsigned long timeout = mei_secs_to_jiffies(MEI_PGI_TIMEOUT);
684         int ret;
685
686         dev->pg_event = MEI_PG_EVENT_WAIT;
687
688         ret = mei_hbm_pg(dev, MEI_PG_ISOLATION_ENTRY_REQ_CMD);
689         if (ret)
690                 return ret;
691
692         mutex_unlock(&dev->device_lock);
693         wait_event_timeout(dev->wait_pg,
694                 dev->pg_event == MEI_PG_EVENT_RECEIVED, timeout);
695         mutex_lock(&dev->device_lock);
696
697         if (dev->pg_event == MEI_PG_EVENT_RECEIVED) {
698                 mei_me_pg_set(dev);
699                 ret = 0;
700         } else {
701                 ret = -ETIME;
702         }
703
704         dev->pg_event = MEI_PG_EVENT_IDLE;
705         hw->pg_state = MEI_PG_ON;
706
707         return ret;
708 }
709
710 /**
711  * mei_me_pg_legacy_exit_sync - perform legacy pg exit procedure
712  *
713  * @dev: the device structure
714  *
715  * Return: 0 on success an error code otherwise
716  */
717 static int mei_me_pg_legacy_exit_sync(struct mei_device *dev)
718 {
719         struct mei_me_hw *hw = to_me_hw(dev);
720         unsigned long timeout = mei_secs_to_jiffies(MEI_PGI_TIMEOUT);
721         int ret;
722
723         if (dev->pg_event == MEI_PG_EVENT_RECEIVED)
724                 goto reply;
725
726         dev->pg_event = MEI_PG_EVENT_WAIT;
727
728         mei_me_pg_unset(dev);
729
730         mutex_unlock(&dev->device_lock);
731         wait_event_timeout(dev->wait_pg,
732                 dev->pg_event == MEI_PG_EVENT_RECEIVED, timeout);
733         mutex_lock(&dev->device_lock);
734
735 reply:
736         if (dev->pg_event != MEI_PG_EVENT_RECEIVED) {
737                 ret = -ETIME;
738                 goto out;
739         }
740
741         dev->pg_event = MEI_PG_EVENT_INTR_WAIT;
742         ret = mei_hbm_pg(dev, MEI_PG_ISOLATION_EXIT_RES_CMD);
743         if (ret)
744                 return ret;
745
746         mutex_unlock(&dev->device_lock);
747         wait_event_timeout(dev->wait_pg,
748                 dev->pg_event == MEI_PG_EVENT_INTR_RECEIVED, timeout);
749         mutex_lock(&dev->device_lock);
750
751         if (dev->pg_event == MEI_PG_EVENT_INTR_RECEIVED)
752                 ret = 0;
753         else
754                 ret = -ETIME;
755
756 out:
757         dev->pg_event = MEI_PG_EVENT_IDLE;
758         hw->pg_state = MEI_PG_OFF;
759
760         return ret;
761 }
762
763 /**
764  * mei_me_pg_in_transition - is device now in pg transition
765  *
766  * @dev: the device structure
767  *
768  * Return: true if in pg transition, false otherwise
769  */
770 static bool mei_me_pg_in_transition(struct mei_device *dev)
771 {
772         return dev->pg_event >= MEI_PG_EVENT_WAIT &&
773                dev->pg_event <= MEI_PG_EVENT_INTR_WAIT;
774 }
775
776 /**
777  * mei_me_pg_is_enabled - detect if PG is supported by HW
778  *
779  * @dev: the device structure
780  *
781  * Return: true is pg supported, false otherwise
782  */
783 static bool mei_me_pg_is_enabled(struct mei_device *dev)
784 {
785         struct mei_me_hw *hw = to_me_hw(dev);
786         u32 reg = mei_me_mecsr_read(dev);
787
788         if (hw->d0i3_supported)
789                 return true;
790
791         if ((reg & ME_PGIC_HRA) == 0)
792                 goto notsupported;
793
794         if (!dev->hbm_f_pg_supported)
795                 goto notsupported;
796
797         return true;
798
799 notsupported:
800         dev_dbg(dev->dev, "pg: not supported: d0i3 = %d HGP = %d hbm version %d.%d ?= %d.%d\n",
801                 hw->d0i3_supported,
802                 !!(reg & ME_PGIC_HRA),
803                 dev->version.major_version,
804                 dev->version.minor_version,
805                 HBM_MAJOR_VERSION_PGI,
806                 HBM_MINOR_VERSION_PGI);
807
808         return false;
809 }
810
811 /**
812  * mei_me_d0i3_set - write d0i3 register bit on mei device.
813  *
814  * @dev: the device structure
815  * @intr: ask for interrupt
816  *
817  * Return: D0I3C register value
818  */
819 static u32 mei_me_d0i3_set(struct mei_device *dev, bool intr)
820 {
821         u32 reg = mei_me_d0i3c_read(dev);
822
823         reg |= H_D0I3C_I3;
824         if (intr)
825                 reg |= H_D0I3C_IR;
826         else
827                 reg &= ~H_D0I3C_IR;
828         mei_me_d0i3c_write(dev, reg);
829         /* read it to ensure HW consistency */
830         reg = mei_me_d0i3c_read(dev);
831         return reg;
832 }
833
834 /**
835  * mei_me_d0i3_unset - clean d0i3 register bit on mei device.
836  *
837  * @dev: the device structure
838  *
839  * Return: D0I3C register value
840  */
841 static u32 mei_me_d0i3_unset(struct mei_device *dev)
842 {
843         u32 reg = mei_me_d0i3c_read(dev);
844
845         reg &= ~H_D0I3C_I3;
846         reg |= H_D0I3C_IR;
847         mei_me_d0i3c_write(dev, reg);
848         /* read it to ensure HW consistency */
849         reg = mei_me_d0i3c_read(dev);
850         return reg;
851 }
852
853 /**
854  * mei_me_d0i3_enter_sync - perform d0i3 entry procedure
855  *
856  * @dev: the device structure
857  *
858  * Return: 0 on success an error code otherwise
859  */
860 static int mei_me_d0i3_enter_sync(struct mei_device *dev)
861 {
862         struct mei_me_hw *hw = to_me_hw(dev);
863         unsigned long d0i3_timeout = mei_secs_to_jiffies(MEI_D0I3_TIMEOUT);
864         unsigned long pgi_timeout = mei_secs_to_jiffies(MEI_PGI_TIMEOUT);
865         int ret;
866         u32 reg;
867
868         reg = mei_me_d0i3c_read(dev);
869         if (reg & H_D0I3C_I3) {
870                 /* we are in d0i3, nothing to do */
871                 dev_dbg(dev->dev, "d0i3 set not needed\n");
872                 ret = 0;
873                 goto on;
874         }
875
876         /* PGI entry procedure */
877         dev->pg_event = MEI_PG_EVENT_WAIT;
878
879         ret = mei_hbm_pg(dev, MEI_PG_ISOLATION_ENTRY_REQ_CMD);
880         if (ret)
881                 /* FIXME: should we reset here? */
882                 goto out;
883
884         mutex_unlock(&dev->device_lock);
885         wait_event_timeout(dev->wait_pg,
886                 dev->pg_event == MEI_PG_EVENT_RECEIVED, pgi_timeout);
887         mutex_lock(&dev->device_lock);
888
889         if (dev->pg_event != MEI_PG_EVENT_RECEIVED) {
890                 ret = -ETIME;
891                 goto out;
892         }
893         /* end PGI entry procedure */
894
895         dev->pg_event = MEI_PG_EVENT_INTR_WAIT;
896
897         reg = mei_me_d0i3_set(dev, true);
898         if (!(reg & H_D0I3C_CIP)) {
899                 dev_dbg(dev->dev, "d0i3 enter wait not needed\n");
900                 ret = 0;
901                 goto on;
902         }
903
904         mutex_unlock(&dev->device_lock);
905         wait_event_timeout(dev->wait_pg,
906                 dev->pg_event == MEI_PG_EVENT_INTR_RECEIVED, d0i3_timeout);
907         mutex_lock(&dev->device_lock);
908
909         if (dev->pg_event != MEI_PG_EVENT_INTR_RECEIVED) {
910                 reg = mei_me_d0i3c_read(dev);
911                 if (!(reg & H_D0I3C_I3)) {
912                         ret = -ETIME;
913                         goto out;
914                 }
915         }
916
917         ret = 0;
918 on:
919         hw->pg_state = MEI_PG_ON;
920 out:
921         dev->pg_event = MEI_PG_EVENT_IDLE;
922         dev_dbg(dev->dev, "d0i3 enter ret = %d\n", ret);
923         return ret;
924 }
925
926 /**
927  * mei_me_d0i3_enter - perform d0i3 entry procedure
928  *   no hbm PG handshake
929  *   no waiting for confirmation; runs with interrupts
930  *   disabled
931  *
932  * @dev: the device structure
933  *
934  * Return: 0 on success an error code otherwise
935  */
936 static int mei_me_d0i3_enter(struct mei_device *dev)
937 {
938         struct mei_me_hw *hw = to_me_hw(dev);
939         u32 reg;
940
941         reg = mei_me_d0i3c_read(dev);
942         if (reg & H_D0I3C_I3) {
943                 /* we are in d0i3, nothing to do */
944                 dev_dbg(dev->dev, "already d0i3 : set not needed\n");
945                 goto on;
946         }
947
948         mei_me_d0i3_set(dev, false);
949 on:
950         hw->pg_state = MEI_PG_ON;
951         dev->pg_event = MEI_PG_EVENT_IDLE;
952         dev_dbg(dev->dev, "d0i3 enter\n");
953         return 0;
954 }
955
956 /**
957  * mei_me_d0i3_exit_sync - perform d0i3 exit procedure
958  *
959  * @dev: the device structure
960  *
961  * Return: 0 on success an error code otherwise
962  */
963 static int mei_me_d0i3_exit_sync(struct mei_device *dev)
964 {
965         struct mei_me_hw *hw = to_me_hw(dev);
966         unsigned long timeout = mei_secs_to_jiffies(MEI_D0I3_TIMEOUT);
967         int ret;
968         u32 reg;
969
970         dev->pg_event = MEI_PG_EVENT_INTR_WAIT;
971
972         reg = mei_me_d0i3c_read(dev);
973         if (!(reg & H_D0I3C_I3)) {
974                 /* we are not in d0i3, nothing to do */
975                 dev_dbg(dev->dev, "d0i3 exit not needed\n");
976                 ret = 0;
977                 goto off;
978         }
979
980         reg = mei_me_d0i3_unset(dev);
981         if (!(reg & H_D0I3C_CIP)) {
982                 dev_dbg(dev->dev, "d0i3 exit wait not needed\n");
983                 ret = 0;
984                 goto off;
985         }
986
987         mutex_unlock(&dev->device_lock);
988         wait_event_timeout(dev->wait_pg,
989                 dev->pg_event == MEI_PG_EVENT_INTR_RECEIVED, timeout);
990         mutex_lock(&dev->device_lock);
991
992         if (dev->pg_event != MEI_PG_EVENT_INTR_RECEIVED) {
993                 reg = mei_me_d0i3c_read(dev);
994                 if (reg & H_D0I3C_I3) {
995                         ret = -ETIME;
996                         goto out;
997                 }
998         }
999
1000         ret = 0;
1001 off:
1002         hw->pg_state = MEI_PG_OFF;
1003 out:
1004         dev->pg_event = MEI_PG_EVENT_IDLE;
1005
1006         dev_dbg(dev->dev, "d0i3 exit ret = %d\n", ret);
1007         return ret;
1008 }
1009
1010 /**
1011  * mei_me_pg_legacy_intr - perform legacy pg processing
1012  *                         in interrupt thread handler
1013  *
1014  * @dev: the device structure
1015  */
1016 static void mei_me_pg_legacy_intr(struct mei_device *dev)
1017 {
1018         struct mei_me_hw *hw = to_me_hw(dev);
1019
1020         if (dev->pg_event != MEI_PG_EVENT_INTR_WAIT)
1021                 return;
1022
1023         dev->pg_event = MEI_PG_EVENT_INTR_RECEIVED;
1024         hw->pg_state = MEI_PG_OFF;
1025         if (waitqueue_active(&dev->wait_pg))
1026                 wake_up(&dev->wait_pg);
1027 }
1028
1029 /**
1030  * mei_me_d0i3_intr - perform d0i3 processing in interrupt thread handler
1031  *
1032  * @dev: the device structure
1033  * @intr_source: interrupt source
1034  */
1035 static void mei_me_d0i3_intr(struct mei_device *dev, u32 intr_source)
1036 {
1037         struct mei_me_hw *hw = to_me_hw(dev);
1038
1039         if (dev->pg_event == MEI_PG_EVENT_INTR_WAIT &&
1040             (intr_source & H_D0I3C_IS)) {
1041                 dev->pg_event = MEI_PG_EVENT_INTR_RECEIVED;
1042                 if (hw->pg_state == MEI_PG_ON) {
1043                         hw->pg_state = MEI_PG_OFF;
1044                         if (dev->hbm_state != MEI_HBM_IDLE) {
1045                                 /*
1046                                  * force H_RDY because it could be
1047                                  * wiped off during PG
1048                                  */
1049                                 dev_dbg(dev->dev, "d0i3 set host ready\n");
1050                                 mei_me_host_set_ready(dev);
1051                         }
1052                 } else {
1053                         hw->pg_state = MEI_PG_ON;
1054                 }
1055
1056                 wake_up(&dev->wait_pg);
1057         }
1058
1059         if (hw->pg_state == MEI_PG_ON && (intr_source & H_IS)) {
1060                 /*
1061                  * HW sent some data and we are in D0i3, so
1062                  * we got here because of HW initiated exit from D0i3.
1063                  * Start runtime pm resume sequence to exit low power state.
1064                  */
1065                 dev_dbg(dev->dev, "d0i3 want resume\n");
1066                 mei_hbm_pg_resume(dev);
1067         }
1068 }
1069
1070 /**
1071  * mei_me_pg_intr - perform pg processing in interrupt thread handler
1072  *
1073  * @dev: the device structure
1074  * @intr_source: interrupt source
1075  */
1076 static void mei_me_pg_intr(struct mei_device *dev, u32 intr_source)
1077 {
1078         struct mei_me_hw *hw = to_me_hw(dev);
1079
1080         if (hw->d0i3_supported)
1081                 mei_me_d0i3_intr(dev, intr_source);
1082         else
1083                 mei_me_pg_legacy_intr(dev);
1084 }
1085
1086 /**
1087  * mei_me_pg_enter_sync - perform runtime pm entry procedure
1088  *
1089  * @dev: the device structure
1090  *
1091  * Return: 0 on success an error code otherwise
1092  */
1093 int mei_me_pg_enter_sync(struct mei_device *dev)
1094 {
1095         struct mei_me_hw *hw = to_me_hw(dev);
1096
1097         if (hw->d0i3_supported)
1098                 return mei_me_d0i3_enter_sync(dev);
1099         else
1100                 return mei_me_pg_legacy_enter_sync(dev);
1101 }
1102
1103 /**
1104  * mei_me_pg_exit_sync - perform runtime pm exit procedure
1105  *
1106  * @dev: the device structure
1107  *
1108  * Return: 0 on success an error code otherwise
1109  */
1110 int mei_me_pg_exit_sync(struct mei_device *dev)
1111 {
1112         struct mei_me_hw *hw = to_me_hw(dev);
1113
1114         if (hw->d0i3_supported)
1115                 return mei_me_d0i3_exit_sync(dev);
1116         else
1117                 return mei_me_pg_legacy_exit_sync(dev);
1118 }
1119
1120 /**
1121  * mei_me_hw_reset - resets fw via mei csr register.
1122  *
1123  * @dev: the device structure
1124  * @intr_enable: if interrupt should be enabled after reset.
1125  *
1126  * Return: 0 on success an error code otherwise
1127  */
1128 static int mei_me_hw_reset(struct mei_device *dev, bool intr_enable)
1129 {
1130         struct mei_me_hw *hw = to_me_hw(dev);
1131         int ret;
1132         u32 hcsr;
1133
1134         if (intr_enable) {
1135                 mei_me_intr_enable(dev);
1136                 if (hw->d0i3_supported) {
1137                         ret = mei_me_d0i3_exit_sync(dev);
1138                         if (ret)
1139                                 return ret;
1140                 }
1141         }
1142
1143         pm_runtime_set_active(dev->dev);
1144
1145         hcsr = mei_hcsr_read(dev);
1146         /* H_RST may be found lit before reset is started,
1147          * for example if preceding reset flow hasn't completed.
1148          * In that case asserting H_RST will be ignored, therefore
1149          * we need to clean H_RST bit to start a successful reset sequence.
1150          */
1151         if ((hcsr & H_RST) == H_RST) {
1152                 dev_warn(dev->dev, "H_RST is set = 0x%08X", hcsr);
1153                 hcsr &= ~H_RST;
1154                 mei_hcsr_set(dev, hcsr);
1155                 hcsr = mei_hcsr_read(dev);
1156         }
1157
1158         hcsr |= H_RST | H_IG | H_CSR_IS_MASK;
1159
1160         if (!intr_enable)
1161                 hcsr &= ~H_CSR_IE_MASK;
1162
1163         dev->recvd_hw_ready = false;
1164         mei_hcsr_write(dev, hcsr);
1165
1166         /*
1167          * Host reads the H_CSR once to ensure that the
1168          * posted write to H_CSR completes.
1169          */
1170         hcsr = mei_hcsr_read(dev);
1171
1172         if ((hcsr & H_RST) == 0)
1173                 dev_warn(dev->dev, "H_RST is not set = 0x%08X", hcsr);
1174
1175         if ((hcsr & H_RDY) == H_RDY)
1176                 dev_warn(dev->dev, "H_RDY is not cleared 0x%08X", hcsr);
1177
1178         if (!intr_enable) {
1179                 mei_me_hw_reset_release(dev);
1180                 if (hw->d0i3_supported) {
1181                         ret = mei_me_d0i3_enter(dev);
1182                         if (ret)
1183                                 return ret;
1184                 }
1185         }
1186         return 0;
1187 }
1188
1189 /**
1190  * mei_me_irq_quick_handler - The ISR of the MEI device
1191  *
1192  * @irq: The irq number
1193  * @dev_id: pointer to the device structure
1194  *
1195  * Return: irqreturn_t
1196  */
1197 irqreturn_t mei_me_irq_quick_handler(int irq, void *dev_id)
1198 {
1199         struct mei_device *dev = (struct mei_device *)dev_id;
1200         u32 hcsr;
1201
1202         hcsr = mei_hcsr_read(dev);
1203         if (!me_intr_src(hcsr))
1204                 return IRQ_NONE;
1205
1206         dev_dbg(dev->dev, "interrupt source 0x%08X\n", me_intr_src(hcsr));
1207
1208         /* disable interrupts on device */
1209         me_intr_disable(dev, hcsr);
1210         return IRQ_WAKE_THREAD;
1211 }
1212
1213 /**
1214  * mei_me_irq_thread_handler - function called after ISR to handle the interrupt
1215  * processing.
1216  *
1217  * @irq: The irq number
1218  * @dev_id: pointer to the device structure
1219  *
1220  * Return: irqreturn_t
1221  *
1222  */
1223 irqreturn_t mei_me_irq_thread_handler(int irq, void *dev_id)
1224 {
1225         struct mei_device *dev = (struct mei_device *) dev_id;
1226         struct list_head cmpl_list;
1227         s32 slots;
1228         u32 hcsr;
1229         int rets = 0;
1230
1231         dev_dbg(dev->dev, "function called after ISR to handle the interrupt processing.\n");
1232         /* initialize our complete list */
1233         mutex_lock(&dev->device_lock);
1234
1235         hcsr = mei_hcsr_read(dev);
1236         me_intr_clear(dev, hcsr);
1237
1238         INIT_LIST_HEAD(&cmpl_list);
1239
1240         /* check if ME wants a reset */
1241         if (!mei_hw_is_ready(dev) && dev->dev_state != MEI_DEV_RESETTING) {
1242                 dev_warn(dev->dev, "FW not ready: resetting.\n");
1243                 schedule_work(&dev->reset_work);
1244                 goto end;
1245         }
1246
1247         if (mei_me_hw_is_resetting(dev))
1248                 mei_hcsr_set_hig(dev);
1249
1250         mei_me_pg_intr(dev, me_intr_src(hcsr));
1251
1252         /*  check if we need to start the dev */
1253         if (!mei_host_is_ready(dev)) {
1254                 if (mei_hw_is_ready(dev)) {
1255                         dev_dbg(dev->dev, "we need to start the dev.\n");
1256                         dev->recvd_hw_ready = true;
1257                         wake_up(&dev->wait_hw_ready);
1258                 } else {
1259                         dev_dbg(dev->dev, "Spurious Interrupt\n");
1260                 }
1261                 goto end;
1262         }
1263         /* check slots available for reading */
1264         slots = mei_count_full_read_slots(dev);
1265         while (slots > 0) {
1266                 dev_dbg(dev->dev, "slots to read = %08x\n", slots);
1267                 rets = mei_irq_read_handler(dev, &cmpl_list, &slots);
1268                 /* There is a race between ME write and interrupt delivery:
1269                  * Not all data is always available immediately after the
1270                  * interrupt, so try to read again on the next interrupt.
1271                  */
1272                 if (rets == -ENODATA)
1273                         break;
1274
1275                 if (rets &&
1276                     (dev->dev_state != MEI_DEV_RESETTING &&
1277                      dev->dev_state != MEI_DEV_POWER_DOWN)) {
1278                         dev_err(dev->dev, "mei_irq_read_handler ret = %d.\n",
1279                                                 rets);
1280                         schedule_work(&dev->reset_work);
1281                         goto end;
1282                 }
1283         }
1284
1285         dev->hbuf_is_ready = mei_hbuf_is_ready(dev);
1286
1287         /*
1288          * During PG handshake only allowed write is the replay to the
1289          * PG exit message, so block calling write function
1290          * if the pg event is in PG handshake
1291          */
1292         if (dev->pg_event != MEI_PG_EVENT_WAIT &&
1293             dev->pg_event != MEI_PG_EVENT_RECEIVED) {
1294                 rets = mei_irq_write_handler(dev, &cmpl_list);
1295                 dev->hbuf_is_ready = mei_hbuf_is_ready(dev);
1296         }
1297
1298         mei_irq_compl_handler(dev, &cmpl_list);
1299
1300 end:
1301         dev_dbg(dev->dev, "interrupt thread end ret = %d\n", rets);
1302         mei_me_intr_enable(dev);
1303         mutex_unlock(&dev->device_lock);
1304         return IRQ_HANDLED;
1305 }
1306
1307 static const struct mei_hw_ops mei_me_hw_ops = {
1308
1309         .fw_status = mei_me_fw_status,
1310         .pg_state  = mei_me_pg_state,
1311
1312         .host_is_ready = mei_me_host_is_ready,
1313
1314         .hw_is_ready = mei_me_hw_is_ready,
1315         .hw_reset = mei_me_hw_reset,
1316         .hw_config = mei_me_hw_config,
1317         .hw_start = mei_me_hw_start,
1318
1319         .pg_in_transition = mei_me_pg_in_transition,
1320         .pg_is_enabled = mei_me_pg_is_enabled,
1321
1322         .intr_clear = mei_me_intr_clear,
1323         .intr_enable = mei_me_intr_enable,
1324         .intr_disable = mei_me_intr_disable,
1325         .synchronize_irq = mei_me_synchronize_irq,
1326
1327         .hbuf_free_slots = mei_me_hbuf_empty_slots,
1328         .hbuf_is_ready = mei_me_hbuf_is_empty,
1329         .hbuf_depth = mei_me_hbuf_depth,
1330
1331         .write = mei_me_hbuf_write,
1332
1333         .rdbuf_full_slots = mei_me_count_full_read_slots,
1334         .read_hdr = mei_me_mecbrw_read,
1335         .read = mei_me_read_slots
1336 };
1337
1338 static bool mei_me_fw_type_nm(struct pci_dev *pdev)
1339 {
1340         u32 reg;
1341
1342         pci_read_config_dword(pdev, PCI_CFG_HFS_2, &reg);
1343         trace_mei_pci_cfg_read(&pdev->dev, "PCI_CFG_HFS_2", PCI_CFG_HFS_2, reg);
1344         /* make sure that bit 9 (NM) is up and bit 10 (DM) is down */
1345         return (reg & 0x600) == 0x200;
1346 }
1347
1348 #define MEI_CFG_FW_NM                           \
1349         .quirk_probe = mei_me_fw_type_nm
1350
1351 static bool mei_me_fw_type_sps(struct pci_dev *pdev)
1352 {
1353         u32 reg;
1354         unsigned int devfn;
1355
1356         /*
1357          * Read ME FW Status register to check for SPS Firmware
1358          * The SPS FW is only signaled in pci function 0
1359          */
1360         devfn = PCI_DEVFN(PCI_SLOT(pdev->devfn), 0);
1361         pci_bus_read_config_dword(pdev->bus, devfn, PCI_CFG_HFS_1, &reg);
1362         trace_mei_pci_cfg_read(&pdev->dev, "PCI_CFG_HFS_1", PCI_CFG_HFS_1, reg);
1363         /* if bits [19:16] = 15, running SPS Firmware */
1364         return (reg & 0xf0000) == 0xf0000;
1365 }
1366
1367 #define MEI_CFG_FW_SPS                           \
1368         .quirk_probe = mei_me_fw_type_sps
1369
1370
1371 #define MEI_CFG_ICH_HFS                      \
1372         .fw_status.count = 0
1373
1374 #define MEI_CFG_ICH10_HFS                        \
1375         .fw_status.count = 1,                   \
1376         .fw_status.status[0] = PCI_CFG_HFS_1
1377
1378 #define MEI_CFG_PCH_HFS                         \
1379         .fw_status.count = 2,                   \
1380         .fw_status.status[0] = PCI_CFG_HFS_1,   \
1381         .fw_status.status[1] = PCI_CFG_HFS_2
1382
1383 #define MEI_CFG_PCH8_HFS                        \
1384         .fw_status.count = 6,                   \
1385         .fw_status.status[0] = PCI_CFG_HFS_1,   \
1386         .fw_status.status[1] = PCI_CFG_HFS_2,   \
1387         .fw_status.status[2] = PCI_CFG_HFS_3,   \
1388         .fw_status.status[3] = PCI_CFG_HFS_4,   \
1389         .fw_status.status[4] = PCI_CFG_HFS_5,   \
1390         .fw_status.status[5] = PCI_CFG_HFS_6
1391
1392 /* ICH Legacy devices */
1393 static const struct mei_cfg mei_me_ich_cfg = {
1394         MEI_CFG_ICH_HFS,
1395 };
1396
1397 /* ICH devices */
1398 static const struct mei_cfg mei_me_ich10_cfg = {
1399         MEI_CFG_ICH10_HFS,
1400 };
1401
1402 /* PCH devices */
1403 static const struct mei_cfg mei_me_pch_cfg = {
1404         MEI_CFG_PCH_HFS,
1405 };
1406
1407 /* PCH Cougar Point and Patsburg with quirk for Node Manager exclusion */
1408 static const struct mei_cfg mei_me_pch_cpt_pbg_cfg = {
1409         MEI_CFG_PCH_HFS,
1410         MEI_CFG_FW_NM,
1411 };
1412
1413 /* PCH8 Lynx Point and newer devices */
1414 static const struct mei_cfg mei_me_pch8_cfg = {
1415         MEI_CFG_PCH8_HFS,
1416 };
1417
1418 /* PCH8 Lynx Point with quirk for SPS Firmware exclusion */
1419 static const struct mei_cfg mei_me_pch8_sps_cfg = {
1420         MEI_CFG_PCH8_HFS,
1421         MEI_CFG_FW_SPS,
1422 };
1423
1424 /*
1425  * mei_cfg_list - A list of platform platform specific configurations.
1426  * Note: has to be synchronized with  enum mei_cfg_idx.
1427  */
1428 static const struct mei_cfg *const mei_cfg_list[] = {
1429         [MEI_ME_UNDEF_CFG] = NULL,
1430         [MEI_ME_ICH_CFG] = &mei_me_ich_cfg,
1431         [MEI_ME_ICH10_CFG] = &mei_me_ich10_cfg,
1432         [MEI_ME_PCH_CFG] = &mei_me_pch_cfg,
1433         [MEI_ME_PCH_CPT_PBG_CFG] = &mei_me_pch_cpt_pbg_cfg,
1434         [MEI_ME_PCH8_CFG] = &mei_me_pch8_cfg,
1435         [MEI_ME_PCH8_SPS_CFG] = &mei_me_pch8_sps_cfg,
1436 };
1437
1438 const struct mei_cfg *mei_me_get_cfg(kernel_ulong_t idx)
1439 {
1440         BUILD_BUG_ON(ARRAY_SIZE(mei_cfg_list) != MEI_ME_NUM_CFG);
1441
1442         if (idx >= MEI_ME_NUM_CFG)
1443                 return NULL;
1444
1445         return mei_cfg_list[idx];
1446 };
1447
1448 /**
1449  * mei_me_dev_init - allocates and initializes the mei device structure
1450  *
1451  * @pdev: The pci device structure
1452  * @cfg: per device generation config
1453  *
1454  * Return: The mei_device pointer on success, NULL on failure.
1455  */
1456 struct mei_device *mei_me_dev_init(struct pci_dev *pdev,
1457                                    const struct mei_cfg *cfg)
1458 {
1459         struct mei_device *dev;
1460         struct mei_me_hw *hw;
1461
1462         dev = devm_kzalloc(&pdev->dev, sizeof(struct mei_device) +
1463                            sizeof(struct mei_me_hw), GFP_KERNEL);
1464         if (!dev)
1465                 return NULL;
1466         hw = to_me_hw(dev);
1467
1468         mei_device_init(dev, &pdev->dev, &mei_me_hw_ops);
1469         hw->cfg = cfg;
1470         return dev;
1471 }
1472