PCI/PM: Move pcie_clear_root_pme_status() to core
[muen/linux.git] / drivers / pci / pci.c
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  *      PCI Bus Services, see include/linux/pci.h for further explanation.
4  *
5  *      Copyright 1993 -- 1997 Drew Eckhardt, Frederic Potter,
6  *      David Mosberger-Tang
7  *
8  *      Copyright 1997 -- 2000 Martin Mares <mj@ucw.cz>
9  */
10
11 #include <linux/acpi.h>
12 #include <linux/kernel.h>
13 #include <linux/delay.h>
14 #include <linux/dmi.h>
15 #include <linux/init.h>
16 #include <linux/of.h>
17 #include <linux/of_pci.h>
18 #include <linux/pci.h>
19 #include <linux/pm.h>
20 #include <linux/slab.h>
21 #include <linux/module.h>
22 #include <linux/spinlock.h>
23 #include <linux/string.h>
24 #include <linux/log2.h>
25 #include <linux/pci-aspm.h>
26 #include <linux/pm_wakeup.h>
27 #include <linux/interrupt.h>
28 #include <linux/device.h>
29 #include <linux/pm_runtime.h>
30 #include <linux/pci_hotplug.h>
31 #include <linux/vmalloc.h>
32 #include <linux/pci-ats.h>
33 #include <asm/setup.h>
34 #include <asm/dma.h>
35 #include <linux/aer.h>
36 #include "pci.h"
37
38 const char *pci_power_names[] = {
39         "error", "D0", "D1", "D2", "D3hot", "D3cold", "unknown",
40 };
41 EXPORT_SYMBOL_GPL(pci_power_names);
42
43 int isa_dma_bridge_buggy;
44 EXPORT_SYMBOL(isa_dma_bridge_buggy);
45
46 int pci_pci_problems;
47 EXPORT_SYMBOL(pci_pci_problems);
48
49 unsigned int pci_pm_d3_delay;
50
51 static void pci_pme_list_scan(struct work_struct *work);
52
53 static LIST_HEAD(pci_pme_list);
54 static DEFINE_MUTEX(pci_pme_list_mutex);
55 static DECLARE_DELAYED_WORK(pci_pme_work, pci_pme_list_scan);
56
57 struct pci_pme_device {
58         struct list_head list;
59         struct pci_dev *dev;
60 };
61
62 #define PME_TIMEOUT 1000 /* How long between PME checks */
63
64 static void pci_dev_d3_sleep(struct pci_dev *dev)
65 {
66         unsigned int delay = dev->d3_delay;
67
68         if (delay < pci_pm_d3_delay)
69                 delay = pci_pm_d3_delay;
70
71         if (delay)
72                 msleep(delay);
73 }
74
75 #ifdef CONFIG_PCI_DOMAINS
76 int pci_domains_supported = 1;
77 #endif
78
79 #define DEFAULT_CARDBUS_IO_SIZE         (256)
80 #define DEFAULT_CARDBUS_MEM_SIZE        (64*1024*1024)
81 /* pci=cbmemsize=nnM,cbiosize=nn can override this */
82 unsigned long pci_cardbus_io_size = DEFAULT_CARDBUS_IO_SIZE;
83 unsigned long pci_cardbus_mem_size = DEFAULT_CARDBUS_MEM_SIZE;
84
85 #define DEFAULT_HOTPLUG_IO_SIZE         (256)
86 #define DEFAULT_HOTPLUG_MEM_SIZE        (2*1024*1024)
87 /* pci=hpmemsize=nnM,hpiosize=nn can override this */
88 unsigned long pci_hotplug_io_size  = DEFAULT_HOTPLUG_IO_SIZE;
89 unsigned long pci_hotplug_mem_size = DEFAULT_HOTPLUG_MEM_SIZE;
90
91 #define DEFAULT_HOTPLUG_BUS_SIZE        1
92 unsigned long pci_hotplug_bus_size = DEFAULT_HOTPLUG_BUS_SIZE;
93
94 enum pcie_bus_config_types pcie_bus_config = PCIE_BUS_DEFAULT;
95
96 /*
97  * The default CLS is used if arch didn't set CLS explicitly and not
98  * all pci devices agree on the same value.  Arch can override either
99  * the dfl or actual value as it sees fit.  Don't forget this is
100  * measured in 32-bit words, not bytes.
101  */
102 u8 pci_dfl_cache_line_size = L1_CACHE_BYTES >> 2;
103 u8 pci_cache_line_size;
104
105 /*
106  * If we set up a device for bus mastering, we need to check the latency
107  * timer as certain BIOSes forget to set it properly.
108  */
109 unsigned int pcibios_max_latency = 255;
110
111 /* If set, the PCIe ARI capability will not be used. */
112 static bool pcie_ari_disabled;
113
114 /* Disable bridge_d3 for all PCIe ports */
115 static bool pci_bridge_d3_disable;
116 /* Force bridge_d3 for all PCIe ports */
117 static bool pci_bridge_d3_force;
118
119 static int __init pcie_port_pm_setup(char *str)
120 {
121         if (!strcmp(str, "off"))
122                 pci_bridge_d3_disable = true;
123         else if (!strcmp(str, "force"))
124                 pci_bridge_d3_force = true;
125         return 1;
126 }
127 __setup("pcie_port_pm=", pcie_port_pm_setup);
128
129 /**
130  * pci_bus_max_busnr - returns maximum PCI bus number of given bus' children
131  * @bus: pointer to PCI bus structure to search
132  *
133  * Given a PCI bus, returns the highest PCI bus number present in the set
134  * including the given PCI bus and its list of child PCI buses.
135  */
136 unsigned char pci_bus_max_busnr(struct pci_bus *bus)
137 {
138         struct pci_bus *tmp;
139         unsigned char max, n;
140
141         max = bus->busn_res.end;
142         list_for_each_entry(tmp, &bus->children, node) {
143                 n = pci_bus_max_busnr(tmp);
144                 if (n > max)
145                         max = n;
146         }
147         return max;
148 }
149 EXPORT_SYMBOL_GPL(pci_bus_max_busnr);
150
151 #ifdef CONFIG_HAS_IOMEM
152 void __iomem *pci_ioremap_bar(struct pci_dev *pdev, int bar)
153 {
154         struct resource *res = &pdev->resource[bar];
155
156         /*
157          * Make sure the BAR is actually a memory resource, not an IO resource
158          */
159         if (res->flags & IORESOURCE_UNSET || !(res->flags & IORESOURCE_MEM)) {
160                 pci_warn(pdev, "can't ioremap BAR %d: %pR\n", bar, res);
161                 return NULL;
162         }
163         return ioremap_nocache(res->start, resource_size(res));
164 }
165 EXPORT_SYMBOL_GPL(pci_ioremap_bar);
166
167 void __iomem *pci_ioremap_wc_bar(struct pci_dev *pdev, int bar)
168 {
169         /*
170          * Make sure the BAR is actually a memory resource, not an IO resource
171          */
172         if (!(pci_resource_flags(pdev, bar) & IORESOURCE_MEM)) {
173                 WARN_ON(1);
174                 return NULL;
175         }
176         return ioremap_wc(pci_resource_start(pdev, bar),
177                           pci_resource_len(pdev, bar));
178 }
179 EXPORT_SYMBOL_GPL(pci_ioremap_wc_bar);
180 #endif
181
182
183 static int __pci_find_next_cap_ttl(struct pci_bus *bus, unsigned int devfn,
184                                    u8 pos, int cap, int *ttl)
185 {
186         u8 id;
187         u16 ent;
188
189         pci_bus_read_config_byte(bus, devfn, pos, &pos);
190
191         while ((*ttl)--) {
192                 if (pos < 0x40)
193                         break;
194                 pos &= ~3;
195                 pci_bus_read_config_word(bus, devfn, pos, &ent);
196
197                 id = ent & 0xff;
198                 if (id == 0xff)
199                         break;
200                 if (id == cap)
201                         return pos;
202                 pos = (ent >> 8);
203         }
204         return 0;
205 }
206
207 static int __pci_find_next_cap(struct pci_bus *bus, unsigned int devfn,
208                                u8 pos, int cap)
209 {
210         int ttl = PCI_FIND_CAP_TTL;
211
212         return __pci_find_next_cap_ttl(bus, devfn, pos, cap, &ttl);
213 }
214
215 int pci_find_next_capability(struct pci_dev *dev, u8 pos, int cap)
216 {
217         return __pci_find_next_cap(dev->bus, dev->devfn,
218                                    pos + PCI_CAP_LIST_NEXT, cap);
219 }
220 EXPORT_SYMBOL_GPL(pci_find_next_capability);
221
222 static int __pci_bus_find_cap_start(struct pci_bus *bus,
223                                     unsigned int devfn, u8 hdr_type)
224 {
225         u16 status;
226
227         pci_bus_read_config_word(bus, devfn, PCI_STATUS, &status);
228         if (!(status & PCI_STATUS_CAP_LIST))
229                 return 0;
230
231         switch (hdr_type) {
232         case PCI_HEADER_TYPE_NORMAL:
233         case PCI_HEADER_TYPE_BRIDGE:
234                 return PCI_CAPABILITY_LIST;
235         case PCI_HEADER_TYPE_CARDBUS:
236                 return PCI_CB_CAPABILITY_LIST;
237         }
238
239         return 0;
240 }
241
242 /**
243  * pci_find_capability - query for devices' capabilities
244  * @dev: PCI device to query
245  * @cap: capability code
246  *
247  * Tell if a device supports a given PCI capability.
248  * Returns the address of the requested capability structure within the
249  * device's PCI configuration space or 0 in case the device does not
250  * support it.  Possible values for @cap:
251  *
252  *  %PCI_CAP_ID_PM           Power Management
253  *  %PCI_CAP_ID_AGP          Accelerated Graphics Port
254  *  %PCI_CAP_ID_VPD          Vital Product Data
255  *  %PCI_CAP_ID_SLOTID       Slot Identification
256  *  %PCI_CAP_ID_MSI          Message Signalled Interrupts
257  *  %PCI_CAP_ID_CHSWP        CompactPCI HotSwap
258  *  %PCI_CAP_ID_PCIX         PCI-X
259  *  %PCI_CAP_ID_EXP          PCI Express
260  */
261 int pci_find_capability(struct pci_dev *dev, int cap)
262 {
263         int pos;
264
265         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
266         if (pos)
267                 pos = __pci_find_next_cap(dev->bus, dev->devfn, pos, cap);
268
269         return pos;
270 }
271 EXPORT_SYMBOL(pci_find_capability);
272
273 /**
274  * pci_bus_find_capability - query for devices' capabilities
275  * @bus:   the PCI bus to query
276  * @devfn: PCI device to query
277  * @cap:   capability code
278  *
279  * Like pci_find_capability() but works for pci devices that do not have a
280  * pci_dev structure set up yet.
281  *
282  * Returns the address of the requested capability structure within the
283  * device's PCI configuration space or 0 in case the device does not
284  * support it.
285  */
286 int pci_bus_find_capability(struct pci_bus *bus, unsigned int devfn, int cap)
287 {
288         int pos;
289         u8 hdr_type;
290
291         pci_bus_read_config_byte(bus, devfn, PCI_HEADER_TYPE, &hdr_type);
292
293         pos = __pci_bus_find_cap_start(bus, devfn, hdr_type & 0x7f);
294         if (pos)
295                 pos = __pci_find_next_cap(bus, devfn, pos, cap);
296
297         return pos;
298 }
299 EXPORT_SYMBOL(pci_bus_find_capability);
300
301 /**
302  * pci_find_next_ext_capability - Find an extended capability
303  * @dev: PCI device to query
304  * @start: address at which to start looking (0 to start at beginning of list)
305  * @cap: capability code
306  *
307  * Returns the address of the next matching extended capability structure
308  * within the device's PCI configuration space or 0 if the device does
309  * not support it.  Some capabilities can occur several times, e.g., the
310  * vendor-specific capability, and this provides a way to find them all.
311  */
312 int pci_find_next_ext_capability(struct pci_dev *dev, int start, int cap)
313 {
314         u32 header;
315         int ttl;
316         int pos = PCI_CFG_SPACE_SIZE;
317
318         /* minimum 8 bytes per capability */
319         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
320
321         if (dev->cfg_size <= PCI_CFG_SPACE_SIZE)
322                 return 0;
323
324         if (start)
325                 pos = start;
326
327         if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
328                 return 0;
329
330         /*
331          * If we have no capabilities, this is indicated by cap ID,
332          * cap version and next pointer all being 0.
333          */
334         if (header == 0)
335                 return 0;
336
337         while (ttl-- > 0) {
338                 if (PCI_EXT_CAP_ID(header) == cap && pos != start)
339                         return pos;
340
341                 pos = PCI_EXT_CAP_NEXT(header);
342                 if (pos < PCI_CFG_SPACE_SIZE)
343                         break;
344
345                 if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
346                         break;
347         }
348
349         return 0;
350 }
351 EXPORT_SYMBOL_GPL(pci_find_next_ext_capability);
352
353 /**
354  * pci_find_ext_capability - Find an extended capability
355  * @dev: PCI device to query
356  * @cap: capability code
357  *
358  * Returns the address of the requested extended capability structure
359  * within the device's PCI configuration space or 0 if the device does
360  * not support it.  Possible values for @cap:
361  *
362  *  %PCI_EXT_CAP_ID_ERR         Advanced Error Reporting
363  *  %PCI_EXT_CAP_ID_VC          Virtual Channel
364  *  %PCI_EXT_CAP_ID_DSN         Device Serial Number
365  *  %PCI_EXT_CAP_ID_PWR         Power Budgeting
366  */
367 int pci_find_ext_capability(struct pci_dev *dev, int cap)
368 {
369         return pci_find_next_ext_capability(dev, 0, cap);
370 }
371 EXPORT_SYMBOL_GPL(pci_find_ext_capability);
372
373 static int __pci_find_next_ht_cap(struct pci_dev *dev, int pos, int ht_cap)
374 {
375         int rc, ttl = PCI_FIND_CAP_TTL;
376         u8 cap, mask;
377
378         if (ht_cap == HT_CAPTYPE_SLAVE || ht_cap == HT_CAPTYPE_HOST)
379                 mask = HT_3BIT_CAP_MASK;
380         else
381                 mask = HT_5BIT_CAP_MASK;
382
383         pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn, pos,
384                                       PCI_CAP_ID_HT, &ttl);
385         while (pos) {
386                 rc = pci_read_config_byte(dev, pos + 3, &cap);
387                 if (rc != PCIBIOS_SUCCESSFUL)
388                         return 0;
389
390                 if ((cap & mask) == ht_cap)
391                         return pos;
392
393                 pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn,
394                                               pos + PCI_CAP_LIST_NEXT,
395                                               PCI_CAP_ID_HT, &ttl);
396         }
397
398         return 0;
399 }
400 /**
401  * pci_find_next_ht_capability - query a device's Hypertransport capabilities
402  * @dev: PCI device to query
403  * @pos: Position from which to continue searching
404  * @ht_cap: Hypertransport capability code
405  *
406  * To be used in conjunction with pci_find_ht_capability() to search for
407  * all capabilities matching @ht_cap. @pos should always be a value returned
408  * from pci_find_ht_capability().
409  *
410  * NB. To be 100% safe against broken PCI devices, the caller should take
411  * steps to avoid an infinite loop.
412  */
413 int pci_find_next_ht_capability(struct pci_dev *dev, int pos, int ht_cap)
414 {
415         return __pci_find_next_ht_cap(dev, pos + PCI_CAP_LIST_NEXT, ht_cap);
416 }
417 EXPORT_SYMBOL_GPL(pci_find_next_ht_capability);
418
419 /**
420  * pci_find_ht_capability - query a device's Hypertransport capabilities
421  * @dev: PCI device to query
422  * @ht_cap: Hypertransport capability code
423  *
424  * Tell if a device supports a given Hypertransport capability.
425  * Returns an address within the device's PCI configuration space
426  * or 0 in case the device does not support the request capability.
427  * The address points to the PCI capability, of type PCI_CAP_ID_HT,
428  * which has a Hypertransport capability matching @ht_cap.
429  */
430 int pci_find_ht_capability(struct pci_dev *dev, int ht_cap)
431 {
432         int pos;
433
434         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
435         if (pos)
436                 pos = __pci_find_next_ht_cap(dev, pos, ht_cap);
437
438         return pos;
439 }
440 EXPORT_SYMBOL_GPL(pci_find_ht_capability);
441
442 /**
443  * pci_find_parent_resource - return resource region of parent bus of given region
444  * @dev: PCI device structure contains resources to be searched
445  * @res: child resource record for which parent is sought
446  *
447  *  For given resource region of given device, return the resource
448  *  region of parent bus the given region is contained in.
449  */
450 struct resource *pci_find_parent_resource(const struct pci_dev *dev,
451                                           struct resource *res)
452 {
453         const struct pci_bus *bus = dev->bus;
454         struct resource *r;
455         int i;
456
457         pci_bus_for_each_resource(bus, r, i) {
458                 if (!r)
459                         continue;
460                 if (resource_contains(r, res)) {
461
462                         /*
463                          * If the window is prefetchable but the BAR is
464                          * not, the allocator made a mistake.
465                          */
466                         if (r->flags & IORESOURCE_PREFETCH &&
467                             !(res->flags & IORESOURCE_PREFETCH))
468                                 return NULL;
469
470                         /*
471                          * If we're below a transparent bridge, there may
472                          * be both a positively-decoded aperture and a
473                          * subtractively-decoded region that contain the BAR.
474                          * We want the positively-decoded one, so this depends
475                          * on pci_bus_for_each_resource() giving us those
476                          * first.
477                          */
478                         return r;
479                 }
480         }
481         return NULL;
482 }
483 EXPORT_SYMBOL(pci_find_parent_resource);
484
485 /**
486  * pci_find_resource - Return matching PCI device resource
487  * @dev: PCI device to query
488  * @res: Resource to look for
489  *
490  * Goes over standard PCI resources (BARs) and checks if the given resource
491  * is partially or fully contained in any of them. In that case the
492  * matching resource is returned, %NULL otherwise.
493  */
494 struct resource *pci_find_resource(struct pci_dev *dev, struct resource *res)
495 {
496         int i;
497
498         for (i = 0; i < PCI_ROM_RESOURCE; i++) {
499                 struct resource *r = &dev->resource[i];
500
501                 if (r->start && resource_contains(r, res))
502                         return r;
503         }
504
505         return NULL;
506 }
507 EXPORT_SYMBOL(pci_find_resource);
508
509 /**
510  * pci_find_pcie_root_port - return PCIe Root Port
511  * @dev: PCI device to query
512  *
513  * Traverse up the parent chain and return the PCIe Root Port PCI Device
514  * for a given PCI Device.
515  */
516 struct pci_dev *pci_find_pcie_root_port(struct pci_dev *dev)
517 {
518         struct pci_dev *bridge, *highest_pcie_bridge = dev;
519
520         bridge = pci_upstream_bridge(dev);
521         while (bridge && pci_is_pcie(bridge)) {
522                 highest_pcie_bridge = bridge;
523                 bridge = pci_upstream_bridge(bridge);
524         }
525
526         if (pci_pcie_type(highest_pcie_bridge) != PCI_EXP_TYPE_ROOT_PORT)
527                 return NULL;
528
529         return highest_pcie_bridge;
530 }
531 EXPORT_SYMBOL(pci_find_pcie_root_port);
532
533 /**
534  * pci_wait_for_pending - wait for @mask bit(s) to clear in status word @pos
535  * @dev: the PCI device to operate on
536  * @pos: config space offset of status word
537  * @mask: mask of bit(s) to care about in status word
538  *
539  * Return 1 when mask bit(s) in status word clear, 0 otherwise.
540  */
541 int pci_wait_for_pending(struct pci_dev *dev, int pos, u16 mask)
542 {
543         int i;
544
545         /* Wait for Transaction Pending bit clean */
546         for (i = 0; i < 4; i++) {
547                 u16 status;
548                 if (i)
549                         msleep((1 << (i - 1)) * 100);
550
551                 pci_read_config_word(dev, pos, &status);
552                 if (!(status & mask))
553                         return 1;
554         }
555
556         return 0;
557 }
558
559 /**
560  * pci_restore_bars - restore a device's BAR values (e.g. after wake-up)
561  * @dev: PCI device to have its BARs restored
562  *
563  * Restore the BAR values for a given device, so as to make it
564  * accessible by its driver.
565  */
566 static void pci_restore_bars(struct pci_dev *dev)
567 {
568         int i;
569
570         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++)
571                 pci_update_resource(dev, i);
572 }
573
574 static const struct pci_platform_pm_ops *pci_platform_pm;
575
576 int pci_set_platform_pm(const struct pci_platform_pm_ops *ops)
577 {
578         if (!ops->is_manageable || !ops->set_state  || !ops->get_state ||
579             !ops->choose_state  || !ops->set_wakeup || !ops->need_resume)
580                 return -EINVAL;
581         pci_platform_pm = ops;
582         return 0;
583 }
584
585 static inline bool platform_pci_power_manageable(struct pci_dev *dev)
586 {
587         return pci_platform_pm ? pci_platform_pm->is_manageable(dev) : false;
588 }
589
590 static inline int platform_pci_set_power_state(struct pci_dev *dev,
591                                                pci_power_t t)
592 {
593         return pci_platform_pm ? pci_platform_pm->set_state(dev, t) : -ENOSYS;
594 }
595
596 static inline pci_power_t platform_pci_get_power_state(struct pci_dev *dev)
597 {
598         return pci_platform_pm ? pci_platform_pm->get_state(dev) : PCI_UNKNOWN;
599 }
600
601 static inline pci_power_t platform_pci_choose_state(struct pci_dev *dev)
602 {
603         return pci_platform_pm ?
604                         pci_platform_pm->choose_state(dev) : PCI_POWER_ERROR;
605 }
606
607 static inline int platform_pci_set_wakeup(struct pci_dev *dev, bool enable)
608 {
609         return pci_platform_pm ?
610                         pci_platform_pm->set_wakeup(dev, enable) : -ENODEV;
611 }
612
613 static inline bool platform_pci_need_resume(struct pci_dev *dev)
614 {
615         return pci_platform_pm ? pci_platform_pm->need_resume(dev) : false;
616 }
617
618 /**
619  * pci_raw_set_power_state - Use PCI PM registers to set the power state of
620  *                           given PCI device
621  * @dev: PCI device to handle.
622  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
623  *
624  * RETURN VALUE:
625  * -EINVAL if the requested state is invalid.
626  * -EIO if device does not support PCI PM or its PM capabilities register has a
627  * wrong version, or device doesn't support the requested state.
628  * 0 if device already is in the requested state.
629  * 0 if device's power state has been successfully changed.
630  */
631 static int pci_raw_set_power_state(struct pci_dev *dev, pci_power_t state)
632 {
633         u16 pmcsr;
634         bool need_restore = false;
635
636         /* Check if we're already there */
637         if (dev->current_state == state)
638                 return 0;
639
640         if (!dev->pm_cap)
641                 return -EIO;
642
643         if (state < PCI_D0 || state > PCI_D3hot)
644                 return -EINVAL;
645
646         /* Validate current state:
647          * Can enter D0 from any state, but if we can only go deeper
648          * to sleep if we're already in a low power state
649          */
650         if (state != PCI_D0 && dev->current_state <= PCI_D3cold
651             && dev->current_state > state) {
652                 pci_err(dev, "invalid power transition (from state %d to %d)\n",
653                         dev->current_state, state);
654                 return -EINVAL;
655         }
656
657         /* check if this device supports the desired state */
658         if ((state == PCI_D1 && !dev->d1_support)
659            || (state == PCI_D2 && !dev->d2_support))
660                 return -EIO;
661
662         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
663
664         /* If we're (effectively) in D3, force entire word to 0.
665          * This doesn't affect PME_Status, disables PME_En, and
666          * sets PowerState to 0.
667          */
668         switch (dev->current_state) {
669         case PCI_D0:
670         case PCI_D1:
671         case PCI_D2:
672                 pmcsr &= ~PCI_PM_CTRL_STATE_MASK;
673                 pmcsr |= state;
674                 break;
675         case PCI_D3hot:
676         case PCI_D3cold:
677         case PCI_UNKNOWN: /* Boot-up */
678                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) == PCI_D3hot
679                  && !(pmcsr & PCI_PM_CTRL_NO_SOFT_RESET))
680                         need_restore = true;
681                 /* Fall-through: force to D0 */
682         default:
683                 pmcsr = 0;
684                 break;
685         }
686
687         /* enter specified state */
688         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
689
690         /* Mandatory power management transition delays */
691         /* see PCI PM 1.1 5.6.1 table 18 */
692         if (state == PCI_D3hot || dev->current_state == PCI_D3hot)
693                 pci_dev_d3_sleep(dev);
694         else if (state == PCI_D2 || dev->current_state == PCI_D2)
695                 udelay(PCI_PM_D2_DELAY);
696
697         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
698         dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
699         if (dev->current_state != state && printk_ratelimit())
700                 pci_info(dev, "Refused to change power state, currently in D%d\n",
701                          dev->current_state);
702
703         /*
704          * According to section 5.4.1 of the "PCI BUS POWER MANAGEMENT
705          * INTERFACE SPECIFICATION, REV. 1.2", a device transitioning
706          * from D3hot to D0 _may_ perform an internal reset, thereby
707          * going to "D0 Uninitialized" rather than "D0 Initialized".
708          * For example, at least some versions of the 3c905B and the
709          * 3c556B exhibit this behaviour.
710          *
711          * At least some laptop BIOSen (e.g. the Thinkpad T21) leave
712          * devices in a D3hot state at boot.  Consequently, we need to
713          * restore at least the BARs so that the device will be
714          * accessible to its driver.
715          */
716         if (need_restore)
717                 pci_restore_bars(dev);
718
719         if (dev->bus->self)
720                 pcie_aspm_pm_state_change(dev->bus->self);
721
722         return 0;
723 }
724
725 /**
726  * pci_update_current_state - Read power state of given device and cache it
727  * @dev: PCI device to handle.
728  * @state: State to cache in case the device doesn't have the PM capability
729  *
730  * The power state is read from the PMCSR register, which however is
731  * inaccessible in D3cold.  The platform firmware is therefore queried first
732  * to detect accessibility of the register.  In case the platform firmware
733  * reports an incorrect state or the device isn't power manageable by the
734  * platform at all, we try to detect D3cold by testing accessibility of the
735  * vendor ID in config space.
736  */
737 void pci_update_current_state(struct pci_dev *dev, pci_power_t state)
738 {
739         if (platform_pci_get_power_state(dev) == PCI_D3cold ||
740             !pci_device_is_present(dev)) {
741                 dev->current_state = PCI_D3cold;
742         } else if (dev->pm_cap) {
743                 u16 pmcsr;
744
745                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
746                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
747         } else {
748                 dev->current_state = state;
749         }
750 }
751
752 /**
753  * pci_power_up - Put the given device into D0 forcibly
754  * @dev: PCI device to power up
755  */
756 void pci_power_up(struct pci_dev *dev)
757 {
758         if (platform_pci_power_manageable(dev))
759                 platform_pci_set_power_state(dev, PCI_D0);
760
761         pci_raw_set_power_state(dev, PCI_D0);
762         pci_update_current_state(dev, PCI_D0);
763 }
764
765 /**
766  * pci_platform_power_transition - Use platform to change device power state
767  * @dev: PCI device to handle.
768  * @state: State to put the device into.
769  */
770 static int pci_platform_power_transition(struct pci_dev *dev, pci_power_t state)
771 {
772         int error;
773
774         if (platform_pci_power_manageable(dev)) {
775                 error = platform_pci_set_power_state(dev, state);
776                 if (!error)
777                         pci_update_current_state(dev, state);
778         } else
779                 error = -ENODEV;
780
781         if (error && !dev->pm_cap) /* Fall back to PCI_D0 */
782                 dev->current_state = PCI_D0;
783
784         return error;
785 }
786
787 /**
788  * pci_wakeup - Wake up a PCI device
789  * @pci_dev: Device to handle.
790  * @ign: ignored parameter
791  */
792 static int pci_wakeup(struct pci_dev *pci_dev, void *ign)
793 {
794         pci_wakeup_event(pci_dev);
795         pm_request_resume(&pci_dev->dev);
796         return 0;
797 }
798
799 /**
800  * pci_wakeup_bus - Walk given bus and wake up devices on it
801  * @bus: Top bus of the subtree to walk.
802  */
803 static void pci_wakeup_bus(struct pci_bus *bus)
804 {
805         if (bus)
806                 pci_walk_bus(bus, pci_wakeup, NULL);
807 }
808
809 /**
810  * __pci_start_power_transition - Start power transition of a PCI device
811  * @dev: PCI device to handle.
812  * @state: State to put the device into.
813  */
814 static void __pci_start_power_transition(struct pci_dev *dev, pci_power_t state)
815 {
816         if (state == PCI_D0) {
817                 pci_platform_power_transition(dev, PCI_D0);
818                 /*
819                  * Mandatory power management transition delays, see
820                  * PCI Express Base Specification Revision 2.0 Section
821                  * 6.6.1: Conventional Reset.  Do not delay for
822                  * devices powered on/off by corresponding bridge,
823                  * because have already delayed for the bridge.
824                  */
825                 if (dev->runtime_d3cold) {
826                         if (dev->d3cold_delay)
827                                 msleep(dev->d3cold_delay);
828                         /*
829                          * When powering on a bridge from D3cold, the
830                          * whole hierarchy may be powered on into
831                          * D0uninitialized state, resume them to give
832                          * them a chance to suspend again
833                          */
834                         pci_wakeup_bus(dev->subordinate);
835                 }
836         }
837 }
838
839 /**
840  * __pci_dev_set_current_state - Set current state of a PCI device
841  * @dev: Device to handle
842  * @data: pointer to state to be set
843  */
844 static int __pci_dev_set_current_state(struct pci_dev *dev, void *data)
845 {
846         pci_power_t state = *(pci_power_t *)data;
847
848         dev->current_state = state;
849         return 0;
850 }
851
852 /**
853  * __pci_bus_set_current_state - Walk given bus and set current state of devices
854  * @bus: Top bus of the subtree to walk.
855  * @state: state to be set
856  */
857 static void __pci_bus_set_current_state(struct pci_bus *bus, pci_power_t state)
858 {
859         if (bus)
860                 pci_walk_bus(bus, __pci_dev_set_current_state, &state);
861 }
862
863 /**
864  * __pci_complete_power_transition - Complete power transition of a PCI device
865  * @dev: PCI device to handle.
866  * @state: State to put the device into.
867  *
868  * This function should not be called directly by device drivers.
869  */
870 int __pci_complete_power_transition(struct pci_dev *dev, pci_power_t state)
871 {
872         int ret;
873
874         if (state <= PCI_D0)
875                 return -EINVAL;
876         ret = pci_platform_power_transition(dev, state);
877         /* Power off the bridge may power off the whole hierarchy */
878         if (!ret && state == PCI_D3cold)
879                 __pci_bus_set_current_state(dev->subordinate, PCI_D3cold);
880         return ret;
881 }
882 EXPORT_SYMBOL_GPL(__pci_complete_power_transition);
883
884 /**
885  * pci_set_power_state - Set the power state of a PCI device
886  * @dev: PCI device to handle.
887  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
888  *
889  * Transition a device to a new power state, using the platform firmware and/or
890  * the device's PCI PM registers.
891  *
892  * RETURN VALUE:
893  * -EINVAL if the requested state is invalid.
894  * -EIO if device does not support PCI PM or its PM capabilities register has a
895  * wrong version, or device doesn't support the requested state.
896  * 0 if the transition is to D1 or D2 but D1 and D2 are not supported.
897  * 0 if device already is in the requested state.
898  * 0 if the transition is to D3 but D3 is not supported.
899  * 0 if device's power state has been successfully changed.
900  */
901 int pci_set_power_state(struct pci_dev *dev, pci_power_t state)
902 {
903         int error;
904
905         /* bound the state we're entering */
906         if (state > PCI_D3cold)
907                 state = PCI_D3cold;
908         else if (state < PCI_D0)
909                 state = PCI_D0;
910         else if ((state == PCI_D1 || state == PCI_D2) && pci_no_d1d2(dev))
911                 /*
912                  * If the device or the parent bridge do not support PCI PM,
913                  * ignore the request if we're doing anything other than putting
914                  * it into D0 (which would only happen on boot).
915                  */
916                 return 0;
917
918         /* Check if we're already there */
919         if (dev->current_state == state)
920                 return 0;
921
922         __pci_start_power_transition(dev, state);
923
924         /* This device is quirked not to be put into D3, so
925            don't put it in D3 */
926         if (state >= PCI_D3hot && (dev->dev_flags & PCI_DEV_FLAGS_NO_D3))
927                 return 0;
928
929         /*
930          * To put device in D3cold, we put device into D3hot in native
931          * way, then put device into D3cold with platform ops
932          */
933         error = pci_raw_set_power_state(dev, state > PCI_D3hot ?
934                                         PCI_D3hot : state);
935
936         if (!__pci_complete_power_transition(dev, state))
937                 error = 0;
938
939         return error;
940 }
941 EXPORT_SYMBOL(pci_set_power_state);
942
943 /**
944  * pci_choose_state - Choose the power state of a PCI device
945  * @dev: PCI device to be suspended
946  * @state: target sleep state for the whole system. This is the value
947  *      that is passed to suspend() function.
948  *
949  * Returns PCI power state suitable for given device and given system
950  * message.
951  */
952
953 pci_power_t pci_choose_state(struct pci_dev *dev, pm_message_t state)
954 {
955         pci_power_t ret;
956
957         if (!dev->pm_cap)
958                 return PCI_D0;
959
960         ret = platform_pci_choose_state(dev);
961         if (ret != PCI_POWER_ERROR)
962                 return ret;
963
964         switch (state.event) {
965         case PM_EVENT_ON:
966                 return PCI_D0;
967         case PM_EVENT_FREEZE:
968         case PM_EVENT_PRETHAW:
969                 /* REVISIT both freeze and pre-thaw "should" use D0 */
970         case PM_EVENT_SUSPEND:
971         case PM_EVENT_HIBERNATE:
972                 return PCI_D3hot;
973         default:
974                 pci_info(dev, "unrecognized suspend event %d\n",
975                          state.event);
976                 BUG();
977         }
978         return PCI_D0;
979 }
980 EXPORT_SYMBOL(pci_choose_state);
981
982 #define PCI_EXP_SAVE_REGS       7
983
984 static struct pci_cap_saved_state *_pci_find_saved_cap(struct pci_dev *pci_dev,
985                                                        u16 cap, bool extended)
986 {
987         struct pci_cap_saved_state *tmp;
988
989         hlist_for_each_entry(tmp, &pci_dev->saved_cap_space, next) {
990                 if (tmp->cap.cap_extended == extended && tmp->cap.cap_nr == cap)
991                         return tmp;
992         }
993         return NULL;
994 }
995
996 struct pci_cap_saved_state *pci_find_saved_cap(struct pci_dev *dev, char cap)
997 {
998         return _pci_find_saved_cap(dev, cap, false);
999 }
1000
1001 struct pci_cap_saved_state *pci_find_saved_ext_cap(struct pci_dev *dev, u16 cap)
1002 {
1003         return _pci_find_saved_cap(dev, cap, true);
1004 }
1005
1006 static int pci_save_pcie_state(struct pci_dev *dev)
1007 {
1008         int i = 0;
1009         struct pci_cap_saved_state *save_state;
1010         u16 *cap;
1011
1012         if (!pci_is_pcie(dev))
1013                 return 0;
1014
1015         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1016         if (!save_state) {
1017                 pci_err(dev, "buffer not found in %s\n", __func__);
1018                 return -ENOMEM;
1019         }
1020
1021         cap = (u16 *)&save_state->cap.data[0];
1022         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &cap[i++]);
1023         pcie_capability_read_word(dev, PCI_EXP_LNKCTL, &cap[i++]);
1024         pcie_capability_read_word(dev, PCI_EXP_SLTCTL, &cap[i++]);
1025         pcie_capability_read_word(dev, PCI_EXP_RTCTL,  &cap[i++]);
1026         pcie_capability_read_word(dev, PCI_EXP_DEVCTL2, &cap[i++]);
1027         pcie_capability_read_word(dev, PCI_EXP_LNKCTL2, &cap[i++]);
1028         pcie_capability_read_word(dev, PCI_EXP_SLTCTL2, &cap[i++]);
1029
1030         return 0;
1031 }
1032
1033 static void pci_restore_pcie_state(struct pci_dev *dev)
1034 {
1035         int i = 0;
1036         struct pci_cap_saved_state *save_state;
1037         u16 *cap;
1038
1039         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1040         if (!save_state)
1041                 return;
1042
1043         cap = (u16 *)&save_state->cap.data[0];
1044         pcie_capability_write_word(dev, PCI_EXP_DEVCTL, cap[i++]);
1045         pcie_capability_write_word(dev, PCI_EXP_LNKCTL, cap[i++]);
1046         pcie_capability_write_word(dev, PCI_EXP_SLTCTL, cap[i++]);
1047         pcie_capability_write_word(dev, PCI_EXP_RTCTL, cap[i++]);
1048         pcie_capability_write_word(dev, PCI_EXP_DEVCTL2, cap[i++]);
1049         pcie_capability_write_word(dev, PCI_EXP_LNKCTL2, cap[i++]);
1050         pcie_capability_write_word(dev, PCI_EXP_SLTCTL2, cap[i++]);
1051 }
1052
1053
1054 static int pci_save_pcix_state(struct pci_dev *dev)
1055 {
1056         int pos;
1057         struct pci_cap_saved_state *save_state;
1058
1059         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1060         if (!pos)
1061                 return 0;
1062
1063         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1064         if (!save_state) {
1065                 pci_err(dev, "buffer not found in %s\n", __func__);
1066                 return -ENOMEM;
1067         }
1068
1069         pci_read_config_word(dev, pos + PCI_X_CMD,
1070                              (u16 *)save_state->cap.data);
1071
1072         return 0;
1073 }
1074
1075 static void pci_restore_pcix_state(struct pci_dev *dev)
1076 {
1077         int i = 0, pos;
1078         struct pci_cap_saved_state *save_state;
1079         u16 *cap;
1080
1081         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1082         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1083         if (!save_state || !pos)
1084                 return;
1085         cap = (u16 *)&save_state->cap.data[0];
1086
1087         pci_write_config_word(dev, pos + PCI_X_CMD, cap[i++]);
1088 }
1089
1090
1091 /**
1092  * pci_save_state - save the PCI configuration space of a device before suspending
1093  * @dev: - PCI device that we're dealing with
1094  */
1095 int pci_save_state(struct pci_dev *dev)
1096 {
1097         int i;
1098         /* XXX: 100% dword access ok here? */
1099         for (i = 0; i < 16; i++)
1100                 pci_read_config_dword(dev, i * 4, &dev->saved_config_space[i]);
1101         dev->state_saved = true;
1102
1103         i = pci_save_pcie_state(dev);
1104         if (i != 0)
1105                 return i;
1106
1107         i = pci_save_pcix_state(dev);
1108         if (i != 0)
1109                 return i;
1110
1111         return pci_save_vc_state(dev);
1112 }
1113 EXPORT_SYMBOL(pci_save_state);
1114
1115 static void pci_restore_config_dword(struct pci_dev *pdev, int offset,
1116                                      u32 saved_val, int retry)
1117 {
1118         u32 val;
1119
1120         pci_read_config_dword(pdev, offset, &val);
1121         if (val == saved_val)
1122                 return;
1123
1124         for (;;) {
1125                 pci_dbg(pdev, "restoring config space at offset %#x (was %#x, writing %#x)\n",
1126                         offset, val, saved_val);
1127                 pci_write_config_dword(pdev, offset, saved_val);
1128                 if (retry-- <= 0)
1129                         return;
1130
1131                 pci_read_config_dword(pdev, offset, &val);
1132                 if (val == saved_val)
1133                         return;
1134
1135                 mdelay(1);
1136         }
1137 }
1138
1139 static void pci_restore_config_space_range(struct pci_dev *pdev,
1140                                            int start, int end, int retry)
1141 {
1142         int index;
1143
1144         for (index = end; index >= start; index--)
1145                 pci_restore_config_dword(pdev, 4 * index,
1146                                          pdev->saved_config_space[index],
1147                                          retry);
1148 }
1149
1150 static void pci_restore_config_space(struct pci_dev *pdev)
1151 {
1152         if (pdev->hdr_type == PCI_HEADER_TYPE_NORMAL) {
1153                 pci_restore_config_space_range(pdev, 10, 15, 0);
1154                 /* Restore BARs before the command register. */
1155                 pci_restore_config_space_range(pdev, 4, 9, 10);
1156                 pci_restore_config_space_range(pdev, 0, 3, 0);
1157         } else {
1158                 pci_restore_config_space_range(pdev, 0, 15, 0);
1159         }
1160 }
1161
1162 /**
1163  * pci_restore_state - Restore the saved state of a PCI device
1164  * @dev: - PCI device that we're dealing with
1165  */
1166 void pci_restore_state(struct pci_dev *dev)
1167 {
1168         if (!dev->state_saved)
1169                 return;
1170
1171         /* PCI Express register must be restored first */
1172         pci_restore_pcie_state(dev);
1173         pci_restore_pasid_state(dev);
1174         pci_restore_pri_state(dev);
1175         pci_restore_ats_state(dev);
1176         pci_restore_vc_state(dev);
1177
1178         pci_cleanup_aer_error_status_regs(dev);
1179
1180         pci_restore_config_space(dev);
1181
1182         pci_restore_pcix_state(dev);
1183         pci_restore_msi_state(dev);
1184
1185         /* Restore ACS and IOV configuration state */
1186         pci_enable_acs(dev);
1187         pci_restore_iov_state(dev);
1188
1189         dev->state_saved = false;
1190 }
1191 EXPORT_SYMBOL(pci_restore_state);
1192
1193 struct pci_saved_state {
1194         u32 config_space[16];
1195         struct pci_cap_saved_data cap[0];
1196 };
1197
1198 /**
1199  * pci_store_saved_state - Allocate and return an opaque struct containing
1200  *                         the device saved state.
1201  * @dev: PCI device that we're dealing with
1202  *
1203  * Return NULL if no state or error.
1204  */
1205 struct pci_saved_state *pci_store_saved_state(struct pci_dev *dev)
1206 {
1207         struct pci_saved_state *state;
1208         struct pci_cap_saved_state *tmp;
1209         struct pci_cap_saved_data *cap;
1210         size_t size;
1211
1212         if (!dev->state_saved)
1213                 return NULL;
1214
1215         size = sizeof(*state) + sizeof(struct pci_cap_saved_data);
1216
1217         hlist_for_each_entry(tmp, &dev->saved_cap_space, next)
1218                 size += sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1219
1220         state = kzalloc(size, GFP_KERNEL);
1221         if (!state)
1222                 return NULL;
1223
1224         memcpy(state->config_space, dev->saved_config_space,
1225                sizeof(state->config_space));
1226
1227         cap = state->cap;
1228         hlist_for_each_entry(tmp, &dev->saved_cap_space, next) {
1229                 size_t len = sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1230                 memcpy(cap, &tmp->cap, len);
1231                 cap = (struct pci_cap_saved_data *)((u8 *)cap + len);
1232         }
1233         /* Empty cap_save terminates list */
1234
1235         return state;
1236 }
1237 EXPORT_SYMBOL_GPL(pci_store_saved_state);
1238
1239 /**
1240  * pci_load_saved_state - Reload the provided save state into struct pci_dev.
1241  * @dev: PCI device that we're dealing with
1242  * @state: Saved state returned from pci_store_saved_state()
1243  */
1244 int pci_load_saved_state(struct pci_dev *dev,
1245                          struct pci_saved_state *state)
1246 {
1247         struct pci_cap_saved_data *cap;
1248
1249         dev->state_saved = false;
1250
1251         if (!state)
1252                 return 0;
1253
1254         memcpy(dev->saved_config_space, state->config_space,
1255                sizeof(state->config_space));
1256
1257         cap = state->cap;
1258         while (cap->size) {
1259                 struct pci_cap_saved_state *tmp;
1260
1261                 tmp = _pci_find_saved_cap(dev, cap->cap_nr, cap->cap_extended);
1262                 if (!tmp || tmp->cap.size != cap->size)
1263                         return -EINVAL;
1264
1265                 memcpy(tmp->cap.data, cap->data, tmp->cap.size);
1266                 cap = (struct pci_cap_saved_data *)((u8 *)cap +
1267                        sizeof(struct pci_cap_saved_data) + cap->size);
1268         }
1269
1270         dev->state_saved = true;
1271         return 0;
1272 }
1273 EXPORT_SYMBOL_GPL(pci_load_saved_state);
1274
1275 /**
1276  * pci_load_and_free_saved_state - Reload the save state pointed to by state,
1277  *                                 and free the memory allocated for it.
1278  * @dev: PCI device that we're dealing with
1279  * @state: Pointer to saved state returned from pci_store_saved_state()
1280  */
1281 int pci_load_and_free_saved_state(struct pci_dev *dev,
1282                                   struct pci_saved_state **state)
1283 {
1284         int ret = pci_load_saved_state(dev, *state);
1285         kfree(*state);
1286         *state = NULL;
1287         return ret;
1288 }
1289 EXPORT_SYMBOL_GPL(pci_load_and_free_saved_state);
1290
1291 int __weak pcibios_enable_device(struct pci_dev *dev, int bars)
1292 {
1293         return pci_enable_resources(dev, bars);
1294 }
1295
1296 static int do_pci_enable_device(struct pci_dev *dev, int bars)
1297 {
1298         int err;
1299         struct pci_dev *bridge;
1300         u16 cmd;
1301         u8 pin;
1302
1303         err = pci_set_power_state(dev, PCI_D0);
1304         if (err < 0 && err != -EIO)
1305                 return err;
1306
1307         bridge = pci_upstream_bridge(dev);
1308         if (bridge)
1309                 pcie_aspm_powersave_config_link(bridge);
1310
1311         err = pcibios_enable_device(dev, bars);
1312         if (err < 0)
1313                 return err;
1314         pci_fixup_device(pci_fixup_enable, dev);
1315
1316         if (dev->msi_enabled || dev->msix_enabled)
1317                 return 0;
1318
1319         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &pin);
1320         if (pin) {
1321                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1322                 if (cmd & PCI_COMMAND_INTX_DISABLE)
1323                         pci_write_config_word(dev, PCI_COMMAND,
1324                                               cmd & ~PCI_COMMAND_INTX_DISABLE);
1325         }
1326
1327         return 0;
1328 }
1329
1330 /**
1331  * pci_reenable_device - Resume abandoned device
1332  * @dev: PCI device to be resumed
1333  *
1334  *  Note this function is a backend of pci_default_resume and is not supposed
1335  *  to be called by normal code, write proper resume handler and use it instead.
1336  */
1337 int pci_reenable_device(struct pci_dev *dev)
1338 {
1339         if (pci_is_enabled(dev))
1340                 return do_pci_enable_device(dev, (1 << PCI_NUM_RESOURCES) - 1);
1341         return 0;
1342 }
1343 EXPORT_SYMBOL(pci_reenable_device);
1344
1345 static void pci_enable_bridge(struct pci_dev *dev)
1346 {
1347         struct pci_dev *bridge;
1348         int retval;
1349
1350         bridge = pci_upstream_bridge(dev);
1351         if (bridge)
1352                 pci_enable_bridge(bridge);
1353
1354         if (pci_is_enabled(dev)) {
1355                 if (!dev->is_busmaster)
1356                         pci_set_master(dev);
1357                 return;
1358         }
1359
1360         retval = pci_enable_device(dev);
1361         if (retval)
1362                 pci_err(dev, "Error enabling bridge (%d), continuing\n",
1363                         retval);
1364         pci_set_master(dev);
1365 }
1366
1367 static int pci_enable_device_flags(struct pci_dev *dev, unsigned long flags)
1368 {
1369         struct pci_dev *bridge;
1370         int err;
1371         int i, bars = 0;
1372
1373         /*
1374          * Power state could be unknown at this point, either due to a fresh
1375          * boot or a device removal call.  So get the current power state
1376          * so that things like MSI message writing will behave as expected
1377          * (e.g. if the device really is in D0 at enable time).
1378          */
1379         if (dev->pm_cap) {
1380                 u16 pmcsr;
1381                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1382                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
1383         }
1384
1385         if (atomic_inc_return(&dev->enable_cnt) > 1)
1386                 return 0;               /* already enabled */
1387
1388         bridge = pci_upstream_bridge(dev);
1389         if (bridge)
1390                 pci_enable_bridge(bridge);
1391
1392         /* only skip sriov related */
1393         for (i = 0; i <= PCI_ROM_RESOURCE; i++)
1394                 if (dev->resource[i].flags & flags)
1395                         bars |= (1 << i);
1396         for (i = PCI_BRIDGE_RESOURCES; i < DEVICE_COUNT_RESOURCE; i++)
1397                 if (dev->resource[i].flags & flags)
1398                         bars |= (1 << i);
1399
1400         err = do_pci_enable_device(dev, bars);
1401         if (err < 0)
1402                 atomic_dec(&dev->enable_cnt);
1403         return err;
1404 }
1405
1406 /**
1407  * pci_enable_device_io - Initialize a device for use with IO space
1408  * @dev: PCI device to be initialized
1409  *
1410  *  Initialize device before it's used by a driver. Ask low-level code
1411  *  to enable I/O resources. Wake up the device if it was suspended.
1412  *  Beware, this function can fail.
1413  */
1414 int pci_enable_device_io(struct pci_dev *dev)
1415 {
1416         return pci_enable_device_flags(dev, IORESOURCE_IO);
1417 }
1418 EXPORT_SYMBOL(pci_enable_device_io);
1419
1420 /**
1421  * pci_enable_device_mem - Initialize a device for use with Memory space
1422  * @dev: PCI device to be initialized
1423  *
1424  *  Initialize device before it's used by a driver. Ask low-level code
1425  *  to enable Memory resources. Wake up the device if it was suspended.
1426  *  Beware, this function can fail.
1427  */
1428 int pci_enable_device_mem(struct pci_dev *dev)
1429 {
1430         return pci_enable_device_flags(dev, IORESOURCE_MEM);
1431 }
1432 EXPORT_SYMBOL(pci_enable_device_mem);
1433
1434 /**
1435  * pci_enable_device - Initialize device before it's used by a driver.
1436  * @dev: PCI device to be initialized
1437  *
1438  *  Initialize device before it's used by a driver. Ask low-level code
1439  *  to enable I/O and memory. Wake up the device if it was suspended.
1440  *  Beware, this function can fail.
1441  *
1442  *  Note we don't actually enable the device many times if we call
1443  *  this function repeatedly (we just increment the count).
1444  */
1445 int pci_enable_device(struct pci_dev *dev)
1446 {
1447         return pci_enable_device_flags(dev, IORESOURCE_MEM | IORESOURCE_IO);
1448 }
1449 EXPORT_SYMBOL(pci_enable_device);
1450
1451 /*
1452  * Managed PCI resources.  This manages device on/off, intx/msi/msix
1453  * on/off and BAR regions.  pci_dev itself records msi/msix status, so
1454  * there's no need to track it separately.  pci_devres is initialized
1455  * when a device is enabled using managed PCI device enable interface.
1456  */
1457 struct pci_devres {
1458         unsigned int enabled:1;
1459         unsigned int pinned:1;
1460         unsigned int orig_intx:1;
1461         unsigned int restore_intx:1;
1462         unsigned int mwi:1;
1463         u32 region_mask;
1464 };
1465
1466 static void pcim_release(struct device *gendev, void *res)
1467 {
1468         struct pci_dev *dev = to_pci_dev(gendev);
1469         struct pci_devres *this = res;
1470         int i;
1471
1472         if (dev->msi_enabled)
1473                 pci_disable_msi(dev);
1474         if (dev->msix_enabled)
1475                 pci_disable_msix(dev);
1476
1477         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
1478                 if (this->region_mask & (1 << i))
1479                         pci_release_region(dev, i);
1480
1481         if (this->mwi)
1482                 pci_clear_mwi(dev);
1483
1484         if (this->restore_intx)
1485                 pci_intx(dev, this->orig_intx);
1486
1487         if (this->enabled && !this->pinned)
1488                 pci_disable_device(dev);
1489 }
1490
1491 static struct pci_devres *get_pci_dr(struct pci_dev *pdev)
1492 {
1493         struct pci_devres *dr, *new_dr;
1494
1495         dr = devres_find(&pdev->dev, pcim_release, NULL, NULL);
1496         if (dr)
1497                 return dr;
1498
1499         new_dr = devres_alloc(pcim_release, sizeof(*new_dr), GFP_KERNEL);
1500         if (!new_dr)
1501                 return NULL;
1502         return devres_get(&pdev->dev, new_dr, NULL, NULL);
1503 }
1504
1505 static struct pci_devres *find_pci_dr(struct pci_dev *pdev)
1506 {
1507         if (pci_is_managed(pdev))
1508                 return devres_find(&pdev->dev, pcim_release, NULL, NULL);
1509         return NULL;
1510 }
1511
1512 /**
1513  * pcim_enable_device - Managed pci_enable_device()
1514  * @pdev: PCI device to be initialized
1515  *
1516  * Managed pci_enable_device().
1517  */
1518 int pcim_enable_device(struct pci_dev *pdev)
1519 {
1520         struct pci_devres *dr;
1521         int rc;
1522
1523         dr = get_pci_dr(pdev);
1524         if (unlikely(!dr))
1525                 return -ENOMEM;
1526         if (dr->enabled)
1527                 return 0;
1528
1529         rc = pci_enable_device(pdev);
1530         if (!rc) {
1531                 pdev->is_managed = 1;
1532                 dr->enabled = 1;
1533         }
1534         return rc;
1535 }
1536 EXPORT_SYMBOL(pcim_enable_device);
1537
1538 /**
1539  * pcim_pin_device - Pin managed PCI device
1540  * @pdev: PCI device to pin
1541  *
1542  * Pin managed PCI device @pdev.  Pinned device won't be disabled on
1543  * driver detach.  @pdev must have been enabled with
1544  * pcim_enable_device().
1545  */
1546 void pcim_pin_device(struct pci_dev *pdev)
1547 {
1548         struct pci_devres *dr;
1549
1550         dr = find_pci_dr(pdev);
1551         WARN_ON(!dr || !dr->enabled);
1552         if (dr)
1553                 dr->pinned = 1;
1554 }
1555 EXPORT_SYMBOL(pcim_pin_device);
1556
1557 /*
1558  * pcibios_add_device - provide arch specific hooks when adding device dev
1559  * @dev: the PCI device being added
1560  *
1561  * Permits the platform to provide architecture specific functionality when
1562  * devices are added. This is the default implementation. Architecture
1563  * implementations can override this.
1564  */
1565 int __weak pcibios_add_device(struct pci_dev *dev)
1566 {
1567         return 0;
1568 }
1569
1570 /**
1571  * pcibios_release_device - provide arch specific hooks when releasing device dev
1572  * @dev: the PCI device being released
1573  *
1574  * Permits the platform to provide architecture specific functionality when
1575  * devices are released. This is the default implementation. Architecture
1576  * implementations can override this.
1577  */
1578 void __weak pcibios_release_device(struct pci_dev *dev) {}
1579
1580 /**
1581  * pcibios_disable_device - disable arch specific PCI resources for device dev
1582  * @dev: the PCI device to disable
1583  *
1584  * Disables architecture specific PCI resources for the device. This
1585  * is the default implementation. Architecture implementations can
1586  * override this.
1587  */
1588 void __weak pcibios_disable_device(struct pci_dev *dev) {}
1589
1590 /**
1591  * pcibios_penalize_isa_irq - penalize an ISA IRQ
1592  * @irq: ISA IRQ to penalize
1593  * @active: IRQ active or not
1594  *
1595  * Permits the platform to provide architecture-specific functionality when
1596  * penalizing ISA IRQs. This is the default implementation. Architecture
1597  * implementations can override this.
1598  */
1599 void __weak pcibios_penalize_isa_irq(int irq, int active) {}
1600
1601 static void do_pci_disable_device(struct pci_dev *dev)
1602 {
1603         u16 pci_command;
1604
1605         pci_read_config_word(dev, PCI_COMMAND, &pci_command);
1606         if (pci_command & PCI_COMMAND_MASTER) {
1607                 pci_command &= ~PCI_COMMAND_MASTER;
1608                 pci_write_config_word(dev, PCI_COMMAND, pci_command);
1609         }
1610
1611         pcibios_disable_device(dev);
1612 }
1613
1614 /**
1615  * pci_disable_enabled_device - Disable device without updating enable_cnt
1616  * @dev: PCI device to disable
1617  *
1618  * NOTE: This function is a backend of PCI power management routines and is
1619  * not supposed to be called drivers.
1620  */
1621 void pci_disable_enabled_device(struct pci_dev *dev)
1622 {
1623         if (pci_is_enabled(dev))
1624                 do_pci_disable_device(dev);
1625 }
1626
1627 /**
1628  * pci_disable_device - Disable PCI device after use
1629  * @dev: PCI device to be disabled
1630  *
1631  * Signal to the system that the PCI device is not in use by the system
1632  * anymore.  This only involves disabling PCI bus-mastering, if active.
1633  *
1634  * Note we don't actually disable the device until all callers of
1635  * pci_enable_device() have called pci_disable_device().
1636  */
1637 void pci_disable_device(struct pci_dev *dev)
1638 {
1639         struct pci_devres *dr;
1640
1641         dr = find_pci_dr(dev);
1642         if (dr)
1643                 dr->enabled = 0;
1644
1645         dev_WARN_ONCE(&dev->dev, atomic_read(&dev->enable_cnt) <= 0,
1646                       "disabling already-disabled device");
1647
1648         if (atomic_dec_return(&dev->enable_cnt) != 0)
1649                 return;
1650
1651         do_pci_disable_device(dev);
1652
1653         dev->is_busmaster = 0;
1654 }
1655 EXPORT_SYMBOL(pci_disable_device);
1656
1657 /**
1658  * pcibios_set_pcie_reset_state - set reset state for device dev
1659  * @dev: the PCIe device reset
1660  * @state: Reset state to enter into
1661  *
1662  *
1663  * Sets the PCIe reset state for the device. This is the default
1664  * implementation. Architecture implementations can override this.
1665  */
1666 int __weak pcibios_set_pcie_reset_state(struct pci_dev *dev,
1667                                         enum pcie_reset_state state)
1668 {
1669         return -EINVAL;
1670 }
1671
1672 /**
1673  * pci_set_pcie_reset_state - set reset state for device dev
1674  * @dev: the PCIe device reset
1675  * @state: Reset state to enter into
1676  *
1677  *
1678  * Sets the PCI reset state for the device.
1679  */
1680 int pci_set_pcie_reset_state(struct pci_dev *dev, enum pcie_reset_state state)
1681 {
1682         return pcibios_set_pcie_reset_state(dev, state);
1683 }
1684 EXPORT_SYMBOL_GPL(pci_set_pcie_reset_state);
1685
1686 /**
1687  * pcie_clear_root_pme_status - Clear root port PME interrupt status.
1688  * @dev: PCIe root port or event collector.
1689  */
1690 void pcie_clear_root_pme_status(struct pci_dev *dev)
1691 {
1692         pcie_capability_set_dword(dev, PCI_EXP_RTSTA, PCI_EXP_RTSTA_PME);
1693 }
1694
1695 /**
1696  * pci_check_pme_status - Check if given device has generated PME.
1697  * @dev: Device to check.
1698  *
1699  * Check the PME status of the device and if set, clear it and clear PME enable
1700  * (if set).  Return 'true' if PME status and PME enable were both set or
1701  * 'false' otherwise.
1702  */
1703 bool pci_check_pme_status(struct pci_dev *dev)
1704 {
1705         int pmcsr_pos;
1706         u16 pmcsr;
1707         bool ret = false;
1708
1709         if (!dev->pm_cap)
1710                 return false;
1711
1712         pmcsr_pos = dev->pm_cap + PCI_PM_CTRL;
1713         pci_read_config_word(dev, pmcsr_pos, &pmcsr);
1714         if (!(pmcsr & PCI_PM_CTRL_PME_STATUS))
1715                 return false;
1716
1717         /* Clear PME status. */
1718         pmcsr |= PCI_PM_CTRL_PME_STATUS;
1719         if (pmcsr & PCI_PM_CTRL_PME_ENABLE) {
1720                 /* Disable PME to avoid interrupt flood. */
1721                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1722                 ret = true;
1723         }
1724
1725         pci_write_config_word(dev, pmcsr_pos, pmcsr);
1726
1727         return ret;
1728 }
1729
1730 /**
1731  * pci_pme_wakeup - Wake up a PCI device if its PME Status bit is set.
1732  * @dev: Device to handle.
1733  * @pme_poll_reset: Whether or not to reset the device's pme_poll flag.
1734  *
1735  * Check if @dev has generated PME and queue a resume request for it in that
1736  * case.
1737  */
1738 static int pci_pme_wakeup(struct pci_dev *dev, void *pme_poll_reset)
1739 {
1740         if (pme_poll_reset && dev->pme_poll)
1741                 dev->pme_poll = false;
1742
1743         if (pci_check_pme_status(dev)) {
1744                 pci_wakeup_event(dev);
1745                 pm_request_resume(&dev->dev);
1746         }
1747         return 0;
1748 }
1749
1750 /**
1751  * pci_pme_wakeup_bus - Walk given bus and wake up devices on it, if necessary.
1752  * @bus: Top bus of the subtree to walk.
1753  */
1754 void pci_pme_wakeup_bus(struct pci_bus *bus)
1755 {
1756         if (bus)
1757                 pci_walk_bus(bus, pci_pme_wakeup, (void *)true);
1758 }
1759
1760
1761 /**
1762  * pci_pme_capable - check the capability of PCI device to generate PME#
1763  * @dev: PCI device to handle.
1764  * @state: PCI state from which device will issue PME#.
1765  */
1766 bool pci_pme_capable(struct pci_dev *dev, pci_power_t state)
1767 {
1768         if (!dev->pm_cap)
1769                 return false;
1770
1771         return !!(dev->pme_support & (1 << state));
1772 }
1773 EXPORT_SYMBOL(pci_pme_capable);
1774
1775 static void pci_pme_list_scan(struct work_struct *work)
1776 {
1777         struct pci_pme_device *pme_dev, *n;
1778
1779         mutex_lock(&pci_pme_list_mutex);
1780         list_for_each_entry_safe(pme_dev, n, &pci_pme_list, list) {
1781                 if (pme_dev->dev->pme_poll) {
1782                         struct pci_dev *bridge;
1783
1784                         bridge = pme_dev->dev->bus->self;
1785                         /*
1786                          * If bridge is in low power state, the
1787                          * configuration space of subordinate devices
1788                          * may be not accessible
1789                          */
1790                         if (bridge && bridge->current_state != PCI_D0)
1791                                 continue;
1792                         pci_pme_wakeup(pme_dev->dev, NULL);
1793                 } else {
1794                         list_del(&pme_dev->list);
1795                         kfree(pme_dev);
1796                 }
1797         }
1798         if (!list_empty(&pci_pme_list))
1799                 queue_delayed_work(system_freezable_wq, &pci_pme_work,
1800                                    msecs_to_jiffies(PME_TIMEOUT));
1801         mutex_unlock(&pci_pme_list_mutex);
1802 }
1803
1804 static void __pci_pme_active(struct pci_dev *dev, bool enable)
1805 {
1806         u16 pmcsr;
1807
1808         if (!dev->pme_support)
1809                 return;
1810
1811         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1812         /* Clear PME_Status by writing 1 to it and enable PME# */
1813         pmcsr |= PCI_PM_CTRL_PME_STATUS | PCI_PM_CTRL_PME_ENABLE;
1814         if (!enable)
1815                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1816
1817         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1818 }
1819
1820 /**
1821  * pci_pme_restore - Restore PME configuration after config space restore.
1822  * @dev: PCI device to update.
1823  */
1824 void pci_pme_restore(struct pci_dev *dev)
1825 {
1826         u16 pmcsr;
1827
1828         if (!dev->pme_support)
1829                 return;
1830
1831         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1832         if (dev->wakeup_prepared) {
1833                 pmcsr |= PCI_PM_CTRL_PME_ENABLE;
1834                 pmcsr &= ~PCI_PM_CTRL_PME_STATUS;
1835         } else {
1836                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1837                 pmcsr |= PCI_PM_CTRL_PME_STATUS;
1838         }
1839         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1840 }
1841
1842 /**
1843  * pci_pme_active - enable or disable PCI device's PME# function
1844  * @dev: PCI device to handle.
1845  * @enable: 'true' to enable PME# generation; 'false' to disable it.
1846  *
1847  * The caller must verify that the device is capable of generating PME# before
1848  * calling this function with @enable equal to 'true'.
1849  */
1850 void pci_pme_active(struct pci_dev *dev, bool enable)
1851 {
1852         __pci_pme_active(dev, enable);
1853
1854         /*
1855          * PCI (as opposed to PCIe) PME requires that the device have
1856          * its PME# line hooked up correctly. Not all hardware vendors
1857          * do this, so the PME never gets delivered and the device
1858          * remains asleep. The easiest way around this is to
1859          * periodically walk the list of suspended devices and check
1860          * whether any have their PME flag set. The assumption is that
1861          * we'll wake up often enough anyway that this won't be a huge
1862          * hit, and the power savings from the devices will still be a
1863          * win.
1864          *
1865          * Although PCIe uses in-band PME message instead of PME# line
1866          * to report PME, PME does not work for some PCIe devices in
1867          * reality.  For example, there are devices that set their PME
1868          * status bits, but don't really bother to send a PME message;
1869          * there are PCI Express Root Ports that don't bother to
1870          * trigger interrupts when they receive PME messages from the
1871          * devices below.  So PME poll is used for PCIe devices too.
1872          */
1873
1874         if (dev->pme_poll) {
1875                 struct pci_pme_device *pme_dev;
1876                 if (enable) {
1877                         pme_dev = kmalloc(sizeof(struct pci_pme_device),
1878                                           GFP_KERNEL);
1879                         if (!pme_dev) {
1880                                 pci_warn(dev, "can't enable PME#\n");
1881                                 return;
1882                         }
1883                         pme_dev->dev = dev;
1884                         mutex_lock(&pci_pme_list_mutex);
1885                         list_add(&pme_dev->list, &pci_pme_list);
1886                         if (list_is_singular(&pci_pme_list))
1887                                 queue_delayed_work(system_freezable_wq,
1888                                                    &pci_pme_work,
1889                                                    msecs_to_jiffies(PME_TIMEOUT));
1890                         mutex_unlock(&pci_pme_list_mutex);
1891                 } else {
1892                         mutex_lock(&pci_pme_list_mutex);
1893                         list_for_each_entry(pme_dev, &pci_pme_list, list) {
1894                                 if (pme_dev->dev == dev) {
1895                                         list_del(&pme_dev->list);
1896                                         kfree(pme_dev);
1897                                         break;
1898                                 }
1899                         }
1900                         mutex_unlock(&pci_pme_list_mutex);
1901                 }
1902         }
1903
1904         pci_dbg(dev, "PME# %s\n", enable ? "enabled" : "disabled");
1905 }
1906 EXPORT_SYMBOL(pci_pme_active);
1907
1908 /**
1909  * pci_enable_wake - enable PCI device as wakeup event source
1910  * @dev: PCI device affected
1911  * @state: PCI state from which device will issue wakeup events
1912  * @enable: True to enable event generation; false to disable
1913  *
1914  * This enables the device as a wakeup event source, or disables it.
1915  * When such events involves platform-specific hooks, those hooks are
1916  * called automatically by this routine.
1917  *
1918  * Devices with legacy power management (no standard PCI PM capabilities)
1919  * always require such platform hooks.
1920  *
1921  * RETURN VALUE:
1922  * 0 is returned on success
1923  * -EINVAL is returned if device is not supposed to wake up the system
1924  * Error code depending on the platform is returned if both the platform and
1925  * the native mechanism fail to enable the generation of wake-up events
1926  */
1927 int pci_enable_wake(struct pci_dev *dev, pci_power_t state, bool enable)
1928 {
1929         int ret = 0;
1930
1931         /*
1932          * Bridges can only signal wakeup on behalf of subordinate devices,
1933          * but that is set up elsewhere, so skip them.
1934          */
1935         if (pci_has_subordinate(dev))
1936                 return 0;
1937
1938         /* Don't do the same thing twice in a row for one device. */
1939         if (!!enable == !!dev->wakeup_prepared)
1940                 return 0;
1941
1942         /*
1943          * According to "PCI System Architecture" 4th ed. by Tom Shanley & Don
1944          * Anderson we should be doing PME# wake enable followed by ACPI wake
1945          * enable.  To disable wake-up we call the platform first, for symmetry.
1946          */
1947
1948         if (enable) {
1949                 int error;
1950
1951                 if (pci_pme_capable(dev, state))
1952                         pci_pme_active(dev, true);
1953                 else
1954                         ret = 1;
1955                 error = platform_pci_set_wakeup(dev, true);
1956                 if (ret)
1957                         ret = error;
1958                 if (!ret)
1959                         dev->wakeup_prepared = true;
1960         } else {
1961                 platform_pci_set_wakeup(dev, false);
1962                 pci_pme_active(dev, false);
1963                 dev->wakeup_prepared = false;
1964         }
1965
1966         return ret;
1967 }
1968 EXPORT_SYMBOL(pci_enable_wake);
1969
1970 /**
1971  * pci_wake_from_d3 - enable/disable device to wake up from D3_hot or D3_cold
1972  * @dev: PCI device to prepare
1973  * @enable: True to enable wake-up event generation; false to disable
1974  *
1975  * Many drivers want the device to wake up the system from D3_hot or D3_cold
1976  * and this function allows them to set that up cleanly - pci_enable_wake()
1977  * should not be called twice in a row to enable wake-up due to PCI PM vs ACPI
1978  * ordering constraints.
1979  *
1980  * This function only returns error code if the device is not capable of
1981  * generating PME# from both D3_hot and D3_cold, and the platform is unable to
1982  * enable wake-up power for it.
1983  */
1984 int pci_wake_from_d3(struct pci_dev *dev, bool enable)
1985 {
1986         return pci_pme_capable(dev, PCI_D3cold) ?
1987                         pci_enable_wake(dev, PCI_D3cold, enable) :
1988                         pci_enable_wake(dev, PCI_D3hot, enable);
1989 }
1990 EXPORT_SYMBOL(pci_wake_from_d3);
1991
1992 /**
1993  * pci_target_state - find an appropriate low power state for a given PCI dev
1994  * @dev: PCI device
1995  * @wakeup: Whether or not wakeup functionality will be enabled for the device.
1996  *
1997  * Use underlying platform code to find a supported low power state for @dev.
1998  * If the platform can't manage @dev, return the deepest state from which it
1999  * can generate wake events, based on any available PME info.
2000  */
2001 static pci_power_t pci_target_state(struct pci_dev *dev, bool wakeup)
2002 {
2003         pci_power_t target_state = PCI_D3hot;
2004
2005         if (platform_pci_power_manageable(dev)) {
2006                 /*
2007                  * Call the platform to choose the target state of the device
2008                  * and enable wake-up from this state if supported.
2009                  */
2010                 pci_power_t state = platform_pci_choose_state(dev);
2011
2012                 switch (state) {
2013                 case PCI_POWER_ERROR:
2014                 case PCI_UNKNOWN:
2015                         break;
2016                 case PCI_D1:
2017                 case PCI_D2:
2018                         if (pci_no_d1d2(dev))
2019                                 break;
2020                 default:
2021                         target_state = state;
2022                 }
2023
2024                 return target_state;
2025         }
2026
2027         if (!dev->pm_cap)
2028                 target_state = PCI_D0;
2029
2030         /*
2031          * If the device is in D3cold even though it's not power-manageable by
2032          * the platform, it may have been powered down by non-standard means.
2033          * Best to let it slumber.
2034          */
2035         if (dev->current_state == PCI_D3cold)
2036                 target_state = PCI_D3cold;
2037
2038         if (wakeup) {
2039                 /*
2040                  * Find the deepest state from which the device can generate
2041                  * wake-up events, make it the target state and enable device
2042                  * to generate PME#.
2043                  */
2044                 if (dev->pme_support) {
2045                         while (target_state
2046                               && !(dev->pme_support & (1 << target_state)))
2047                                 target_state--;
2048                 }
2049         }
2050
2051         return target_state;
2052 }
2053
2054 /**
2055  * pci_prepare_to_sleep - prepare PCI device for system-wide transition into a sleep state
2056  * @dev: Device to handle.
2057  *
2058  * Choose the power state appropriate for the device depending on whether
2059  * it can wake up the system and/or is power manageable by the platform
2060  * (PCI_D3hot is the default) and put the device into that state.
2061  */
2062 int pci_prepare_to_sleep(struct pci_dev *dev)
2063 {
2064         bool wakeup = device_may_wakeup(&dev->dev);
2065         pci_power_t target_state = pci_target_state(dev, wakeup);
2066         int error;
2067
2068         if (target_state == PCI_POWER_ERROR)
2069                 return -EIO;
2070
2071         pci_enable_wake(dev, target_state, wakeup);
2072
2073         error = pci_set_power_state(dev, target_state);
2074
2075         if (error)
2076                 pci_enable_wake(dev, target_state, false);
2077
2078         return error;
2079 }
2080 EXPORT_SYMBOL(pci_prepare_to_sleep);
2081
2082 /**
2083  * pci_back_from_sleep - turn PCI device on during system-wide transition into working state
2084  * @dev: Device to handle.
2085  *
2086  * Disable device's system wake-up capability and put it into D0.
2087  */
2088 int pci_back_from_sleep(struct pci_dev *dev)
2089 {
2090         pci_enable_wake(dev, PCI_D0, false);
2091         return pci_set_power_state(dev, PCI_D0);
2092 }
2093 EXPORT_SYMBOL(pci_back_from_sleep);
2094
2095 /**
2096  * pci_finish_runtime_suspend - Carry out PCI-specific part of runtime suspend.
2097  * @dev: PCI device being suspended.
2098  *
2099  * Prepare @dev to generate wake-up events at run time and put it into a low
2100  * power state.
2101  */
2102 int pci_finish_runtime_suspend(struct pci_dev *dev)
2103 {
2104         pci_power_t target_state;
2105         int error;
2106
2107         target_state = pci_target_state(dev, device_can_wakeup(&dev->dev));
2108         if (target_state == PCI_POWER_ERROR)
2109                 return -EIO;
2110
2111         dev->runtime_d3cold = target_state == PCI_D3cold;
2112
2113         pci_enable_wake(dev, target_state, pci_dev_run_wake(dev));
2114
2115         error = pci_set_power_state(dev, target_state);
2116
2117         if (error) {
2118                 pci_enable_wake(dev, target_state, false);
2119                 dev->runtime_d3cold = false;
2120         }
2121
2122         return error;
2123 }
2124
2125 /**
2126  * pci_dev_run_wake - Check if device can generate run-time wake-up events.
2127  * @dev: Device to check.
2128  *
2129  * Return true if the device itself is capable of generating wake-up events
2130  * (through the platform or using the native PCIe PME) or if the device supports
2131  * PME and one of its upstream bridges can generate wake-up events.
2132  */
2133 bool pci_dev_run_wake(struct pci_dev *dev)
2134 {
2135         struct pci_bus *bus = dev->bus;
2136
2137         if (device_can_wakeup(&dev->dev))
2138                 return true;
2139
2140         if (!dev->pme_support)
2141                 return false;
2142
2143         /* PME-capable in principle, but not from the target power state */
2144         if (!pci_pme_capable(dev, pci_target_state(dev, false)))
2145                 return false;
2146
2147         while (bus->parent) {
2148                 struct pci_dev *bridge = bus->self;
2149
2150                 if (device_can_wakeup(&bridge->dev))
2151                         return true;
2152
2153                 bus = bus->parent;
2154         }
2155
2156         /* We have reached the root bus. */
2157         if (bus->bridge)
2158                 return device_can_wakeup(bus->bridge);
2159
2160         return false;
2161 }
2162 EXPORT_SYMBOL_GPL(pci_dev_run_wake);
2163
2164 /**
2165  * pci_dev_keep_suspended - Check if the device can stay in the suspended state.
2166  * @pci_dev: Device to check.
2167  *
2168  * Return 'true' if the device is runtime-suspended, it doesn't have to be
2169  * reconfigured due to wakeup settings difference between system and runtime
2170  * suspend and the current power state of it is suitable for the upcoming
2171  * (system) transition.
2172  *
2173  * If the device is not configured for system wakeup, disable PME for it before
2174  * returning 'true' to prevent it from waking up the system unnecessarily.
2175  */
2176 bool pci_dev_keep_suspended(struct pci_dev *pci_dev)
2177 {
2178         struct device *dev = &pci_dev->dev;
2179         bool wakeup = device_may_wakeup(dev);
2180
2181         if (!pm_runtime_suspended(dev)
2182             || pci_target_state(pci_dev, wakeup) != pci_dev->current_state
2183             || platform_pci_need_resume(pci_dev))
2184                 return false;
2185
2186         /*
2187          * At this point the device is good to go unless it's been configured
2188          * to generate PME at the runtime suspend time, but it is not supposed
2189          * to wake up the system.  In that case, simply disable PME for it
2190          * (it will have to be re-enabled on exit from system resume).
2191          *
2192          * If the device's power state is D3cold and the platform check above
2193          * hasn't triggered, the device's configuration is suitable and we don't
2194          * need to manipulate it at all.
2195          */
2196         spin_lock_irq(&dev->power.lock);
2197
2198         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold &&
2199             !wakeup)
2200                 __pci_pme_active(pci_dev, false);
2201
2202         spin_unlock_irq(&dev->power.lock);
2203         return true;
2204 }
2205
2206 /**
2207  * pci_dev_complete_resume - Finalize resume from system sleep for a device.
2208  * @pci_dev: Device to handle.
2209  *
2210  * If the device is runtime suspended and wakeup-capable, enable PME for it as
2211  * it might have been disabled during the prepare phase of system suspend if
2212  * the device was not configured for system wakeup.
2213  */
2214 void pci_dev_complete_resume(struct pci_dev *pci_dev)
2215 {
2216         struct device *dev = &pci_dev->dev;
2217
2218         if (!pci_dev_run_wake(pci_dev))
2219                 return;
2220
2221         spin_lock_irq(&dev->power.lock);
2222
2223         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold)
2224                 __pci_pme_active(pci_dev, true);
2225
2226         spin_unlock_irq(&dev->power.lock);
2227 }
2228
2229 void pci_config_pm_runtime_get(struct pci_dev *pdev)
2230 {
2231         struct device *dev = &pdev->dev;
2232         struct device *parent = dev->parent;
2233
2234         if (parent)
2235                 pm_runtime_get_sync(parent);
2236         pm_runtime_get_noresume(dev);
2237         /*
2238          * pdev->current_state is set to PCI_D3cold during suspending,
2239          * so wait until suspending completes
2240          */
2241         pm_runtime_barrier(dev);
2242         /*
2243          * Only need to resume devices in D3cold, because config
2244          * registers are still accessible for devices suspended but
2245          * not in D3cold.
2246          */
2247         if (pdev->current_state == PCI_D3cold)
2248                 pm_runtime_resume(dev);
2249 }
2250
2251 void pci_config_pm_runtime_put(struct pci_dev *pdev)
2252 {
2253         struct device *dev = &pdev->dev;
2254         struct device *parent = dev->parent;
2255
2256         pm_runtime_put(dev);
2257         if (parent)
2258                 pm_runtime_put_sync(parent);
2259 }
2260
2261 /**
2262  * pci_bridge_d3_possible - Is it possible to put the bridge into D3
2263  * @bridge: Bridge to check
2264  *
2265  * This function checks if it is possible to move the bridge to D3.
2266  * Currently we only allow D3 for recent enough PCIe ports.
2267  */
2268 bool pci_bridge_d3_possible(struct pci_dev *bridge)
2269 {
2270         unsigned int year;
2271
2272         if (!pci_is_pcie(bridge))
2273                 return false;
2274
2275         switch (pci_pcie_type(bridge)) {
2276         case PCI_EXP_TYPE_ROOT_PORT:
2277         case PCI_EXP_TYPE_UPSTREAM:
2278         case PCI_EXP_TYPE_DOWNSTREAM:
2279                 if (pci_bridge_d3_disable)
2280                         return false;
2281
2282                 /*
2283                  * Hotplug interrupts cannot be delivered if the link is down,
2284                  * so parents of a hotplug port must stay awake. In addition,
2285                  * hotplug ports handled by firmware in System Management Mode
2286                  * may not be put into D3 by the OS (Thunderbolt on non-Macs).
2287                  * For simplicity, disallow in general for now.
2288                  */
2289                 if (bridge->is_hotplug_bridge)
2290                         return false;
2291
2292                 if (pci_bridge_d3_force)
2293                         return true;
2294
2295                 /*
2296                  * It should be safe to put PCIe ports from 2015 or newer
2297                  * to D3.
2298                  */
2299                 if (dmi_get_date(DMI_BIOS_DATE, &year, NULL, NULL) &&
2300                     year >= 2015) {
2301                         return true;
2302                 }
2303                 break;
2304         }
2305
2306         return false;
2307 }
2308
2309 static int pci_dev_check_d3cold(struct pci_dev *dev, void *data)
2310 {
2311         bool *d3cold_ok = data;
2312
2313         if (/* The device needs to be allowed to go D3cold ... */
2314             dev->no_d3cold || !dev->d3cold_allowed ||
2315
2316             /* ... and if it is wakeup capable to do so from D3cold. */
2317             (device_may_wakeup(&dev->dev) &&
2318              !pci_pme_capable(dev, PCI_D3cold)) ||
2319
2320             /* If it is a bridge it must be allowed to go to D3. */
2321             !pci_power_manageable(dev))
2322
2323                 *d3cold_ok = false;
2324
2325         return !*d3cold_ok;
2326 }
2327
2328 /*
2329  * pci_bridge_d3_update - Update bridge D3 capabilities
2330  * @dev: PCI device which is changed
2331  *
2332  * Update upstream bridge PM capabilities accordingly depending on if the
2333  * device PM configuration was changed or the device is being removed.  The
2334  * change is also propagated upstream.
2335  */
2336 void pci_bridge_d3_update(struct pci_dev *dev)
2337 {
2338         bool remove = !device_is_registered(&dev->dev);
2339         struct pci_dev *bridge;
2340         bool d3cold_ok = true;
2341
2342         bridge = pci_upstream_bridge(dev);
2343         if (!bridge || !pci_bridge_d3_possible(bridge))
2344                 return;
2345
2346         /*
2347          * If D3 is currently allowed for the bridge, removing one of its
2348          * children won't change that.
2349          */
2350         if (remove && bridge->bridge_d3)
2351                 return;
2352
2353         /*
2354          * If D3 is currently allowed for the bridge and a child is added or
2355          * changed, disallowance of D3 can only be caused by that child, so
2356          * we only need to check that single device, not any of its siblings.
2357          *
2358          * If D3 is currently not allowed for the bridge, checking the device
2359          * first may allow us to skip checking its siblings.
2360          */
2361         if (!remove)
2362                 pci_dev_check_d3cold(dev, &d3cold_ok);
2363
2364         /*
2365          * If D3 is currently not allowed for the bridge, this may be caused
2366          * either by the device being changed/removed or any of its siblings,
2367          * so we need to go through all children to find out if one of them
2368          * continues to block D3.
2369          */
2370         if (d3cold_ok && !bridge->bridge_d3)
2371                 pci_walk_bus(bridge->subordinate, pci_dev_check_d3cold,
2372                              &d3cold_ok);
2373
2374         if (bridge->bridge_d3 != d3cold_ok) {
2375                 bridge->bridge_d3 = d3cold_ok;
2376                 /* Propagate change to upstream bridges */
2377                 pci_bridge_d3_update(bridge);
2378         }
2379 }
2380
2381 /**
2382  * pci_d3cold_enable - Enable D3cold for device
2383  * @dev: PCI device to handle
2384  *
2385  * This function can be used in drivers to enable D3cold from the device
2386  * they handle.  It also updates upstream PCI bridge PM capabilities
2387  * accordingly.
2388  */
2389 void pci_d3cold_enable(struct pci_dev *dev)
2390 {
2391         if (dev->no_d3cold) {
2392                 dev->no_d3cold = false;
2393                 pci_bridge_d3_update(dev);
2394         }
2395 }
2396 EXPORT_SYMBOL_GPL(pci_d3cold_enable);
2397
2398 /**
2399  * pci_d3cold_disable - Disable D3cold for device
2400  * @dev: PCI device to handle
2401  *
2402  * This function can be used in drivers to disable D3cold from the device
2403  * they handle.  It also updates upstream PCI bridge PM capabilities
2404  * accordingly.
2405  */
2406 void pci_d3cold_disable(struct pci_dev *dev)
2407 {
2408         if (!dev->no_d3cold) {
2409                 dev->no_d3cold = true;
2410                 pci_bridge_d3_update(dev);
2411         }
2412 }
2413 EXPORT_SYMBOL_GPL(pci_d3cold_disable);
2414
2415 /**
2416  * pci_pm_init - Initialize PM functions of given PCI device
2417  * @dev: PCI device to handle.
2418  */
2419 void pci_pm_init(struct pci_dev *dev)
2420 {
2421         int pm;
2422         u16 pmc;
2423
2424         pm_runtime_forbid(&dev->dev);
2425         pm_runtime_set_active(&dev->dev);
2426         pm_runtime_enable(&dev->dev);
2427         device_enable_async_suspend(&dev->dev);
2428         dev->wakeup_prepared = false;
2429
2430         dev->pm_cap = 0;
2431         dev->pme_support = 0;
2432
2433         /* find PCI PM capability in list */
2434         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
2435         if (!pm)
2436                 return;
2437         /* Check device's ability to generate PME# */
2438         pci_read_config_word(dev, pm + PCI_PM_PMC, &pmc);
2439
2440         if ((pmc & PCI_PM_CAP_VER_MASK) > 3) {
2441                 pci_err(dev, "unsupported PM cap regs version (%u)\n",
2442                         pmc & PCI_PM_CAP_VER_MASK);
2443                 return;
2444         }
2445
2446         dev->pm_cap = pm;
2447         dev->d3_delay = PCI_PM_D3_WAIT;
2448         dev->d3cold_delay = PCI_PM_D3COLD_WAIT;
2449         dev->bridge_d3 = pci_bridge_d3_possible(dev);
2450         dev->d3cold_allowed = true;
2451
2452         dev->d1_support = false;
2453         dev->d2_support = false;
2454         if (!pci_no_d1d2(dev)) {
2455                 if (pmc & PCI_PM_CAP_D1)
2456                         dev->d1_support = true;
2457                 if (pmc & PCI_PM_CAP_D2)
2458                         dev->d2_support = true;
2459
2460                 if (dev->d1_support || dev->d2_support)
2461                         pci_printk(KERN_DEBUG, dev, "supports%s%s\n",
2462                                    dev->d1_support ? " D1" : "",
2463                                    dev->d2_support ? " D2" : "");
2464         }
2465
2466         pmc &= PCI_PM_CAP_PME_MASK;
2467         if (pmc) {
2468                 pci_printk(KERN_DEBUG, dev, "PME# supported from%s%s%s%s%s\n",
2469                          (pmc & PCI_PM_CAP_PME_D0) ? " D0" : "",
2470                          (pmc & PCI_PM_CAP_PME_D1) ? " D1" : "",
2471                          (pmc & PCI_PM_CAP_PME_D2) ? " D2" : "",
2472                          (pmc & PCI_PM_CAP_PME_D3) ? " D3hot" : "",
2473                          (pmc & PCI_PM_CAP_PME_D3cold) ? " D3cold" : "");
2474                 dev->pme_support = pmc >> PCI_PM_CAP_PME_SHIFT;
2475                 dev->pme_poll = true;
2476                 /*
2477                  * Make device's PM flags reflect the wake-up capability, but
2478                  * let the user space enable it to wake up the system as needed.
2479                  */
2480                 device_set_wakeup_capable(&dev->dev, true);
2481                 /* Disable the PME# generation functionality */
2482                 pci_pme_active(dev, false);
2483         }
2484 }
2485
2486 static unsigned long pci_ea_flags(struct pci_dev *dev, u8 prop)
2487 {
2488         unsigned long flags = IORESOURCE_PCI_FIXED | IORESOURCE_PCI_EA_BEI;
2489
2490         switch (prop) {
2491         case PCI_EA_P_MEM:
2492         case PCI_EA_P_VF_MEM:
2493                 flags |= IORESOURCE_MEM;
2494                 break;
2495         case PCI_EA_P_MEM_PREFETCH:
2496         case PCI_EA_P_VF_MEM_PREFETCH:
2497                 flags |= IORESOURCE_MEM | IORESOURCE_PREFETCH;
2498                 break;
2499         case PCI_EA_P_IO:
2500                 flags |= IORESOURCE_IO;
2501                 break;
2502         default:
2503                 return 0;
2504         }
2505
2506         return flags;
2507 }
2508
2509 static struct resource *pci_ea_get_resource(struct pci_dev *dev, u8 bei,
2510                                             u8 prop)
2511 {
2512         if (bei <= PCI_EA_BEI_BAR5 && prop <= PCI_EA_P_IO)
2513                 return &dev->resource[bei];
2514 #ifdef CONFIG_PCI_IOV
2515         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5 &&
2516                  (prop == PCI_EA_P_VF_MEM || prop == PCI_EA_P_VF_MEM_PREFETCH))
2517                 return &dev->resource[PCI_IOV_RESOURCES +
2518                                       bei - PCI_EA_BEI_VF_BAR0];
2519 #endif
2520         else if (bei == PCI_EA_BEI_ROM)
2521                 return &dev->resource[PCI_ROM_RESOURCE];
2522         else
2523                 return NULL;
2524 }
2525
2526 /* Read an Enhanced Allocation (EA) entry */
2527 static int pci_ea_read(struct pci_dev *dev, int offset)
2528 {
2529         struct resource *res;
2530         int ent_size, ent_offset = offset;
2531         resource_size_t start, end;
2532         unsigned long flags;
2533         u32 dw0, bei, base, max_offset;
2534         u8 prop;
2535         bool support_64 = (sizeof(resource_size_t) >= 8);
2536
2537         pci_read_config_dword(dev, ent_offset, &dw0);
2538         ent_offset += 4;
2539
2540         /* Entry size field indicates DWORDs after 1st */
2541         ent_size = ((dw0 & PCI_EA_ES) + 1) << 2;
2542
2543         if (!(dw0 & PCI_EA_ENABLE)) /* Entry not enabled */
2544                 goto out;
2545
2546         bei = (dw0 & PCI_EA_BEI) >> 4;
2547         prop = (dw0 & PCI_EA_PP) >> 8;
2548
2549         /*
2550          * If the Property is in the reserved range, try the Secondary
2551          * Property instead.
2552          */
2553         if (prop > PCI_EA_P_BRIDGE_IO && prop < PCI_EA_P_MEM_RESERVED)
2554                 prop = (dw0 & PCI_EA_SP) >> 16;
2555         if (prop > PCI_EA_P_BRIDGE_IO)
2556                 goto out;
2557
2558         res = pci_ea_get_resource(dev, bei, prop);
2559         if (!res) {
2560                 pci_err(dev, "Unsupported EA entry BEI: %u\n", bei);
2561                 goto out;
2562         }
2563
2564         flags = pci_ea_flags(dev, prop);
2565         if (!flags) {
2566                 pci_err(dev, "Unsupported EA properties: %#x\n", prop);
2567                 goto out;
2568         }
2569
2570         /* Read Base */
2571         pci_read_config_dword(dev, ent_offset, &base);
2572         start = (base & PCI_EA_FIELD_MASK);
2573         ent_offset += 4;
2574
2575         /* Read MaxOffset */
2576         pci_read_config_dword(dev, ent_offset, &max_offset);
2577         ent_offset += 4;
2578
2579         /* Read Base MSBs (if 64-bit entry) */
2580         if (base & PCI_EA_IS_64) {
2581                 u32 base_upper;
2582
2583                 pci_read_config_dword(dev, ent_offset, &base_upper);
2584                 ent_offset += 4;
2585
2586                 flags |= IORESOURCE_MEM_64;
2587
2588                 /* entry starts above 32-bit boundary, can't use */
2589                 if (!support_64 && base_upper)
2590                         goto out;
2591
2592                 if (support_64)
2593                         start |= ((u64)base_upper << 32);
2594         }
2595
2596         end = start + (max_offset | 0x03);
2597
2598         /* Read MaxOffset MSBs (if 64-bit entry) */
2599         if (max_offset & PCI_EA_IS_64) {
2600                 u32 max_offset_upper;
2601
2602                 pci_read_config_dword(dev, ent_offset, &max_offset_upper);
2603                 ent_offset += 4;
2604
2605                 flags |= IORESOURCE_MEM_64;
2606
2607                 /* entry too big, can't use */
2608                 if (!support_64 && max_offset_upper)
2609                         goto out;
2610
2611                 if (support_64)
2612                         end += ((u64)max_offset_upper << 32);
2613         }
2614
2615         if (end < start) {
2616                 pci_err(dev, "EA Entry crosses address boundary\n");
2617                 goto out;
2618         }
2619
2620         if (ent_size != ent_offset - offset) {
2621                 pci_err(dev, "EA Entry Size (%d) does not match length read (%d)\n",
2622                         ent_size, ent_offset - offset);
2623                 goto out;
2624         }
2625
2626         res->name = pci_name(dev);
2627         res->start = start;
2628         res->end = end;
2629         res->flags = flags;
2630
2631         if (bei <= PCI_EA_BEI_BAR5)
2632                 pci_printk(KERN_DEBUG, dev, "BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2633                            bei, res, prop);
2634         else if (bei == PCI_EA_BEI_ROM)
2635                 pci_printk(KERN_DEBUG, dev, "ROM: %pR (from Enhanced Allocation, properties %#02x)\n",
2636                            res, prop);
2637         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5)
2638                 pci_printk(KERN_DEBUG, dev, "VF BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2639                            bei - PCI_EA_BEI_VF_BAR0, res, prop);
2640         else
2641                 pci_printk(KERN_DEBUG, dev, "BEI %d res: %pR (from Enhanced Allocation, properties %#02x)\n",
2642                            bei, res, prop);
2643
2644 out:
2645         return offset + ent_size;
2646 }
2647
2648 /* Enhanced Allocation Initialization */
2649 void pci_ea_init(struct pci_dev *dev)
2650 {
2651         int ea;
2652         u8 num_ent;
2653         int offset;
2654         int i;
2655
2656         /* find PCI EA capability in list */
2657         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
2658         if (!ea)
2659                 return;
2660
2661         /* determine the number of entries */
2662         pci_bus_read_config_byte(dev->bus, dev->devfn, ea + PCI_EA_NUM_ENT,
2663                                         &num_ent);
2664         num_ent &= PCI_EA_NUM_ENT_MASK;
2665
2666         offset = ea + PCI_EA_FIRST_ENT;
2667
2668         /* Skip DWORD 2 for type 1 functions */
2669         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE)
2670                 offset += 4;
2671
2672         /* parse each EA entry */
2673         for (i = 0; i < num_ent; ++i)
2674                 offset = pci_ea_read(dev, offset);
2675 }
2676
2677 static void pci_add_saved_cap(struct pci_dev *pci_dev,
2678         struct pci_cap_saved_state *new_cap)
2679 {
2680         hlist_add_head(&new_cap->next, &pci_dev->saved_cap_space);
2681 }
2682
2683 /**
2684  * _pci_add_cap_save_buffer - allocate buffer for saving given
2685  *                            capability registers
2686  * @dev: the PCI device
2687  * @cap: the capability to allocate the buffer for
2688  * @extended: Standard or Extended capability ID
2689  * @size: requested size of the buffer
2690  */
2691 static int _pci_add_cap_save_buffer(struct pci_dev *dev, u16 cap,
2692                                     bool extended, unsigned int size)
2693 {
2694         int pos;
2695         struct pci_cap_saved_state *save_state;
2696
2697         if (extended)
2698                 pos = pci_find_ext_capability(dev, cap);
2699         else
2700                 pos = pci_find_capability(dev, cap);
2701
2702         if (!pos)
2703                 return 0;
2704
2705         save_state = kzalloc(sizeof(*save_state) + size, GFP_KERNEL);
2706         if (!save_state)
2707                 return -ENOMEM;
2708
2709         save_state->cap.cap_nr = cap;
2710         save_state->cap.cap_extended = extended;
2711         save_state->cap.size = size;
2712         pci_add_saved_cap(dev, save_state);
2713
2714         return 0;
2715 }
2716
2717 int pci_add_cap_save_buffer(struct pci_dev *dev, char cap, unsigned int size)
2718 {
2719         return _pci_add_cap_save_buffer(dev, cap, false, size);
2720 }
2721
2722 int pci_add_ext_cap_save_buffer(struct pci_dev *dev, u16 cap, unsigned int size)
2723 {
2724         return _pci_add_cap_save_buffer(dev, cap, true, size);
2725 }
2726
2727 /**
2728  * pci_allocate_cap_save_buffers - allocate buffers for saving capabilities
2729  * @dev: the PCI device
2730  */
2731 void pci_allocate_cap_save_buffers(struct pci_dev *dev)
2732 {
2733         int error;
2734
2735         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_EXP,
2736                                         PCI_EXP_SAVE_REGS * sizeof(u16));
2737         if (error)
2738                 pci_err(dev, "unable to preallocate PCI Express save buffer\n");
2739
2740         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_PCIX, sizeof(u16));
2741         if (error)
2742                 pci_err(dev, "unable to preallocate PCI-X save buffer\n");
2743
2744         pci_allocate_vc_save_buffers(dev);
2745 }
2746
2747 void pci_free_cap_save_buffers(struct pci_dev *dev)
2748 {
2749         struct pci_cap_saved_state *tmp;
2750         struct hlist_node *n;
2751
2752         hlist_for_each_entry_safe(tmp, n, &dev->saved_cap_space, next)
2753                 kfree(tmp);
2754 }
2755
2756 /**
2757  * pci_configure_ari - enable or disable ARI forwarding
2758  * @dev: the PCI device
2759  *
2760  * If @dev and its upstream bridge both support ARI, enable ARI in the
2761  * bridge.  Otherwise, disable ARI in the bridge.
2762  */
2763 void pci_configure_ari(struct pci_dev *dev)
2764 {
2765         u32 cap;
2766         struct pci_dev *bridge;
2767
2768         if (pcie_ari_disabled || !pci_is_pcie(dev) || dev->devfn)
2769                 return;
2770
2771         bridge = dev->bus->self;
2772         if (!bridge)
2773                 return;
2774
2775         pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
2776         if (!(cap & PCI_EXP_DEVCAP2_ARI))
2777                 return;
2778
2779         if (pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI)) {
2780                 pcie_capability_set_word(bridge, PCI_EXP_DEVCTL2,
2781                                          PCI_EXP_DEVCTL2_ARI);
2782                 bridge->ari_enabled = 1;
2783         } else {
2784                 pcie_capability_clear_word(bridge, PCI_EXP_DEVCTL2,
2785                                            PCI_EXP_DEVCTL2_ARI);
2786                 bridge->ari_enabled = 0;
2787         }
2788 }
2789
2790 static int pci_acs_enable;
2791
2792 /**
2793  * pci_request_acs - ask for ACS to be enabled if supported
2794  */
2795 void pci_request_acs(void)
2796 {
2797         pci_acs_enable = 1;
2798 }
2799
2800 /**
2801  * pci_std_enable_acs - enable ACS on devices using standard ACS capabilites
2802  * @dev: the PCI device
2803  */
2804 static void pci_std_enable_acs(struct pci_dev *dev)
2805 {
2806         int pos;
2807         u16 cap;
2808         u16 ctrl;
2809
2810         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ACS);
2811         if (!pos)
2812                 return;
2813
2814         pci_read_config_word(dev, pos + PCI_ACS_CAP, &cap);
2815         pci_read_config_word(dev, pos + PCI_ACS_CTRL, &ctrl);
2816
2817         /* Source Validation */
2818         ctrl |= (cap & PCI_ACS_SV);
2819
2820         /* P2P Request Redirect */
2821         ctrl |= (cap & PCI_ACS_RR);
2822
2823         /* P2P Completion Redirect */
2824         ctrl |= (cap & PCI_ACS_CR);
2825
2826         /* Upstream Forwarding */
2827         ctrl |= (cap & PCI_ACS_UF);
2828
2829         pci_write_config_word(dev, pos + PCI_ACS_CTRL, ctrl);
2830 }
2831
2832 /**
2833  * pci_enable_acs - enable ACS if hardware support it
2834  * @dev: the PCI device
2835  */
2836 void pci_enable_acs(struct pci_dev *dev)
2837 {
2838         if (!pci_acs_enable)
2839                 return;
2840
2841         if (!pci_dev_specific_enable_acs(dev))
2842                 return;
2843
2844         pci_std_enable_acs(dev);
2845 }
2846
2847 static bool pci_acs_flags_enabled(struct pci_dev *pdev, u16 acs_flags)
2848 {
2849         int pos;
2850         u16 cap, ctrl;
2851
2852         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ACS);
2853         if (!pos)
2854                 return false;
2855
2856         /*
2857          * Except for egress control, capabilities are either required
2858          * or only required if controllable.  Features missing from the
2859          * capability field can therefore be assumed as hard-wired enabled.
2860          */
2861         pci_read_config_word(pdev, pos + PCI_ACS_CAP, &cap);
2862         acs_flags &= (cap | PCI_ACS_EC);
2863
2864         pci_read_config_word(pdev, pos + PCI_ACS_CTRL, &ctrl);
2865         return (ctrl & acs_flags) == acs_flags;
2866 }
2867
2868 /**
2869  * pci_acs_enabled - test ACS against required flags for a given device
2870  * @pdev: device to test
2871  * @acs_flags: required PCI ACS flags
2872  *
2873  * Return true if the device supports the provided flags.  Automatically
2874  * filters out flags that are not implemented on multifunction devices.
2875  *
2876  * Note that this interface checks the effective ACS capabilities of the
2877  * device rather than the actual capabilities.  For instance, most single
2878  * function endpoints are not required to support ACS because they have no
2879  * opportunity for peer-to-peer access.  We therefore return 'true'
2880  * regardless of whether the device exposes an ACS capability.  This makes
2881  * it much easier for callers of this function to ignore the actual type
2882  * or topology of the device when testing ACS support.
2883  */
2884 bool pci_acs_enabled(struct pci_dev *pdev, u16 acs_flags)
2885 {
2886         int ret;
2887
2888         ret = pci_dev_specific_acs_enabled(pdev, acs_flags);
2889         if (ret >= 0)
2890                 return ret > 0;
2891
2892         /*
2893          * Conventional PCI and PCI-X devices never support ACS, either
2894          * effectively or actually.  The shared bus topology implies that
2895          * any device on the bus can receive or snoop DMA.
2896          */
2897         if (!pci_is_pcie(pdev))
2898                 return false;
2899
2900         switch (pci_pcie_type(pdev)) {
2901         /*
2902          * PCI/X-to-PCIe bridges are not specifically mentioned by the spec,
2903          * but since their primary interface is PCI/X, we conservatively
2904          * handle them as we would a non-PCIe device.
2905          */
2906         case PCI_EXP_TYPE_PCIE_BRIDGE:
2907         /*
2908          * PCIe 3.0, 6.12.1 excludes ACS on these devices.  "ACS is never
2909          * applicable... must never implement an ACS Extended Capability...".
2910          * This seems arbitrary, but we take a conservative interpretation
2911          * of this statement.
2912          */
2913         case PCI_EXP_TYPE_PCI_BRIDGE:
2914         case PCI_EXP_TYPE_RC_EC:
2915                 return false;
2916         /*
2917          * PCIe 3.0, 6.12.1.1 specifies that downstream and root ports should
2918          * implement ACS in order to indicate their peer-to-peer capabilities,
2919          * regardless of whether they are single- or multi-function devices.
2920          */
2921         case PCI_EXP_TYPE_DOWNSTREAM:
2922         case PCI_EXP_TYPE_ROOT_PORT:
2923                 return pci_acs_flags_enabled(pdev, acs_flags);
2924         /*
2925          * PCIe 3.0, 6.12.1.2 specifies ACS capabilities that should be
2926          * implemented by the remaining PCIe types to indicate peer-to-peer
2927          * capabilities, but only when they are part of a multifunction
2928          * device.  The footnote for section 6.12 indicates the specific
2929          * PCIe types included here.
2930          */
2931         case PCI_EXP_TYPE_ENDPOINT:
2932         case PCI_EXP_TYPE_UPSTREAM:
2933         case PCI_EXP_TYPE_LEG_END:
2934         case PCI_EXP_TYPE_RC_END:
2935                 if (!pdev->multifunction)
2936                         break;
2937
2938                 return pci_acs_flags_enabled(pdev, acs_flags);
2939         }
2940
2941         /*
2942          * PCIe 3.0, 6.12.1.3 specifies no ACS capabilities are applicable
2943          * to single function devices with the exception of downstream ports.
2944          */
2945         return true;
2946 }
2947
2948 /**
2949  * pci_acs_path_enable - test ACS flags from start to end in a hierarchy
2950  * @start: starting downstream device
2951  * @end: ending upstream device or NULL to search to the root bus
2952  * @acs_flags: required flags
2953  *
2954  * Walk up a device tree from start to end testing PCI ACS support.  If
2955  * any step along the way does not support the required flags, return false.
2956  */
2957 bool pci_acs_path_enabled(struct pci_dev *start,
2958                           struct pci_dev *end, u16 acs_flags)
2959 {
2960         struct pci_dev *pdev, *parent = start;
2961
2962         do {
2963                 pdev = parent;
2964
2965                 if (!pci_acs_enabled(pdev, acs_flags))
2966                         return false;
2967
2968                 if (pci_is_root_bus(pdev->bus))
2969                         return (end == NULL);
2970
2971                 parent = pdev->bus->self;
2972         } while (pdev != end);
2973
2974         return true;
2975 }
2976
2977 /**
2978  * pci_rebar_find_pos - find position of resize ctrl reg for BAR
2979  * @pdev: PCI device
2980  * @bar: BAR to find
2981  *
2982  * Helper to find the position of the ctrl register for a BAR.
2983  * Returns -ENOTSUPP if resizable BARs are not supported at all.
2984  * Returns -ENOENT if no ctrl register for the BAR could be found.
2985  */
2986 static int pci_rebar_find_pos(struct pci_dev *pdev, int bar)
2987 {
2988         unsigned int pos, nbars, i;
2989         u32 ctrl;
2990
2991         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_REBAR);
2992         if (!pos)
2993                 return -ENOTSUPP;
2994
2995         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
2996         nbars = (ctrl & PCI_REBAR_CTRL_NBAR_MASK) >>
2997                     PCI_REBAR_CTRL_NBAR_SHIFT;
2998
2999         for (i = 0; i < nbars; i++, pos += 8) {
3000                 int bar_idx;
3001
3002                 pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3003                 bar_idx = ctrl & PCI_REBAR_CTRL_BAR_IDX;
3004                 if (bar_idx == bar)
3005                         return pos;
3006         }
3007
3008         return -ENOENT;
3009 }
3010
3011 /**
3012  * pci_rebar_get_possible_sizes - get possible sizes for BAR
3013  * @pdev: PCI device
3014  * @bar: BAR to query
3015  *
3016  * Get the possible sizes of a resizable BAR as bitmask defined in the spec
3017  * (bit 0=1MB, bit 19=512GB). Returns 0 if BAR isn't resizable.
3018  */
3019 u32 pci_rebar_get_possible_sizes(struct pci_dev *pdev, int bar)
3020 {
3021         int pos;
3022         u32 cap;
3023
3024         pos = pci_rebar_find_pos(pdev, bar);
3025         if (pos < 0)
3026                 return 0;
3027
3028         pci_read_config_dword(pdev, pos + PCI_REBAR_CAP, &cap);
3029         return (cap & PCI_REBAR_CAP_SIZES) >> 4;
3030 }
3031
3032 /**
3033  * pci_rebar_get_current_size - get the current size of a BAR
3034  * @pdev: PCI device
3035  * @bar: BAR to set size to
3036  *
3037  * Read the size of a BAR from the resizable BAR config.
3038  * Returns size if found or negative error code.
3039  */
3040 int pci_rebar_get_current_size(struct pci_dev *pdev, int bar)
3041 {
3042         int pos;
3043         u32 ctrl;
3044
3045         pos = pci_rebar_find_pos(pdev, bar);
3046         if (pos < 0)
3047                 return pos;
3048
3049         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3050         return (ctrl & PCI_REBAR_CTRL_BAR_SIZE) >> 8;
3051 }
3052
3053 /**
3054  * pci_rebar_set_size - set a new size for a BAR
3055  * @pdev: PCI device
3056  * @bar: BAR to set size to
3057  * @size: new size as defined in the spec (0=1MB, 19=512GB)
3058  *
3059  * Set the new size of a BAR as defined in the spec.
3060  * Returns zero if resizing was successful, error code otherwise.
3061  */
3062 int pci_rebar_set_size(struct pci_dev *pdev, int bar, int size)
3063 {
3064         int pos;
3065         u32 ctrl;
3066
3067         pos = pci_rebar_find_pos(pdev, bar);
3068         if (pos < 0)
3069                 return pos;
3070
3071         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3072         ctrl &= ~PCI_REBAR_CTRL_BAR_SIZE;
3073         ctrl |= size << 8;
3074         pci_write_config_dword(pdev, pos + PCI_REBAR_CTRL, ctrl);
3075         return 0;
3076 }
3077
3078 /**
3079  * pci_enable_atomic_ops_to_root - enable AtomicOp requests to root port
3080  * @dev: the PCI device
3081  * @cap_mask: mask of desired AtomicOp sizes, including one or more of:
3082  *      PCI_EXP_DEVCAP2_ATOMIC_COMP32
3083  *      PCI_EXP_DEVCAP2_ATOMIC_COMP64
3084  *      PCI_EXP_DEVCAP2_ATOMIC_COMP128
3085  *
3086  * Return 0 if all upstream bridges support AtomicOp routing, egress
3087  * blocking is disabled on all upstream ports, and the root port supports
3088  * the requested completion capabilities (32-bit, 64-bit and/or 128-bit
3089  * AtomicOp completion), or negative otherwise.
3090  */
3091 int pci_enable_atomic_ops_to_root(struct pci_dev *dev, u32 cap_mask)
3092 {
3093         struct pci_bus *bus = dev->bus;
3094         struct pci_dev *bridge;
3095         u32 cap, ctl2;
3096
3097         if (!pci_is_pcie(dev))
3098                 return -EINVAL;
3099
3100         /*
3101          * Per PCIe r4.0, sec 6.15, endpoints and root ports may be
3102          * AtomicOp requesters.  For now, we only support endpoints as
3103          * requesters and root ports as completers.  No endpoints as
3104          * completers, and no peer-to-peer.
3105          */
3106
3107         switch (pci_pcie_type(dev)) {
3108         case PCI_EXP_TYPE_ENDPOINT:
3109         case PCI_EXP_TYPE_LEG_END:
3110         case PCI_EXP_TYPE_RC_END:
3111                 break;
3112         default:
3113                 return -EINVAL;
3114         }
3115
3116         while (bus->parent) {
3117                 bridge = bus->self;
3118
3119                 pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
3120
3121                 switch (pci_pcie_type(bridge)) {
3122                 /* Ensure switch ports support AtomicOp routing */
3123                 case PCI_EXP_TYPE_UPSTREAM:
3124                 case PCI_EXP_TYPE_DOWNSTREAM:
3125                         if (!(cap & PCI_EXP_DEVCAP2_ATOMIC_ROUTE))
3126                                 return -EINVAL;
3127                         break;
3128
3129                 /* Ensure root port supports all the sizes we care about */
3130                 case PCI_EXP_TYPE_ROOT_PORT:
3131                         if ((cap & cap_mask) != cap_mask)
3132                                 return -EINVAL;
3133                         break;
3134                 }
3135
3136                 /* Ensure upstream ports don't block AtomicOps on egress */
3137                 if (!bridge->has_secondary_link) {
3138                         pcie_capability_read_dword(bridge, PCI_EXP_DEVCTL2,
3139                                                    &ctl2);
3140                         if (ctl2 & PCI_EXP_DEVCTL2_ATOMIC_EGRESS_BLOCK)
3141                                 return -EINVAL;
3142                 }
3143
3144                 bus = bus->parent;
3145         }
3146
3147         pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
3148                                  PCI_EXP_DEVCTL2_ATOMIC_REQ);
3149         return 0;
3150 }
3151 EXPORT_SYMBOL(pci_enable_atomic_ops_to_root);
3152
3153 /**
3154  * pci_swizzle_interrupt_pin - swizzle INTx for device behind bridge
3155  * @dev: the PCI device
3156  * @pin: the INTx pin (1=INTA, 2=INTB, 3=INTC, 4=INTD)
3157  *
3158  * Perform INTx swizzling for a device behind one level of bridge.  This is
3159  * required by section 9.1 of the PCI-to-PCI bridge specification for devices
3160  * behind bridges on add-in cards.  For devices with ARI enabled, the slot
3161  * number is always 0 (see the Implementation Note in section 2.2.8.1 of
3162  * the PCI Express Base Specification, Revision 2.1)
3163  */
3164 u8 pci_swizzle_interrupt_pin(const struct pci_dev *dev, u8 pin)
3165 {
3166         int slot;
3167
3168         if (pci_ari_enabled(dev->bus))
3169                 slot = 0;
3170         else
3171                 slot = PCI_SLOT(dev->devfn);
3172
3173         return (((pin - 1) + slot) % 4) + 1;
3174 }
3175
3176 int pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge)
3177 {
3178         u8 pin;
3179
3180         pin = dev->pin;
3181         if (!pin)
3182                 return -1;
3183
3184         while (!pci_is_root_bus(dev->bus)) {
3185                 pin = pci_swizzle_interrupt_pin(dev, pin);
3186                 dev = dev->bus->self;
3187         }
3188         *bridge = dev;
3189         return pin;
3190 }
3191
3192 /**
3193  * pci_common_swizzle - swizzle INTx all the way to root bridge
3194  * @dev: the PCI device
3195  * @pinp: pointer to the INTx pin value (1=INTA, 2=INTB, 3=INTD, 4=INTD)
3196  *
3197  * Perform INTx swizzling for a device.  This traverses through all PCI-to-PCI
3198  * bridges all the way up to a PCI root bus.
3199  */
3200 u8 pci_common_swizzle(struct pci_dev *dev, u8 *pinp)
3201 {
3202         u8 pin = *pinp;
3203
3204         while (!pci_is_root_bus(dev->bus)) {
3205                 pin = pci_swizzle_interrupt_pin(dev, pin);
3206                 dev = dev->bus->self;
3207         }
3208         *pinp = pin;
3209         return PCI_SLOT(dev->devfn);
3210 }
3211 EXPORT_SYMBOL_GPL(pci_common_swizzle);
3212
3213 /**
3214  *      pci_release_region - Release a PCI bar
3215  *      @pdev: PCI device whose resources were previously reserved by pci_request_region
3216  *      @bar: BAR to release
3217  *
3218  *      Releases the PCI I/O and memory resources previously reserved by a
3219  *      successful call to pci_request_region.  Call this function only
3220  *      after all use of the PCI regions has ceased.
3221  */
3222 void pci_release_region(struct pci_dev *pdev, int bar)
3223 {
3224         struct pci_devres *dr;
3225
3226         if (pci_resource_len(pdev, bar) == 0)
3227                 return;
3228         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO)
3229                 release_region(pci_resource_start(pdev, bar),
3230                                 pci_resource_len(pdev, bar));
3231         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM)
3232                 release_mem_region(pci_resource_start(pdev, bar),
3233                                 pci_resource_len(pdev, bar));
3234
3235         dr = find_pci_dr(pdev);
3236         if (dr)
3237                 dr->region_mask &= ~(1 << bar);
3238 }
3239 EXPORT_SYMBOL(pci_release_region);
3240
3241 /**
3242  *      __pci_request_region - Reserved PCI I/O and memory resource
3243  *      @pdev: PCI device whose resources are to be reserved
3244  *      @bar: BAR to be reserved
3245  *      @res_name: Name to be associated with resource.
3246  *      @exclusive: whether the region access is exclusive or not
3247  *
3248  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3249  *      being reserved by owner @res_name.  Do not access any
3250  *      address inside the PCI regions unless this call returns
3251  *      successfully.
3252  *
3253  *      If @exclusive is set, then the region is marked so that userspace
3254  *      is explicitly not allowed to map the resource via /dev/mem or
3255  *      sysfs MMIO access.
3256  *
3257  *      Returns 0 on success, or %EBUSY on error.  A warning
3258  *      message is also printed on failure.
3259  */
3260 static int __pci_request_region(struct pci_dev *pdev, int bar,
3261                                 const char *res_name, int exclusive)
3262 {
3263         struct pci_devres *dr;
3264
3265         if (pci_resource_len(pdev, bar) == 0)
3266                 return 0;
3267
3268         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO) {
3269                 if (!request_region(pci_resource_start(pdev, bar),
3270                             pci_resource_len(pdev, bar), res_name))
3271                         goto err_out;
3272         } else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM) {
3273                 if (!__request_mem_region(pci_resource_start(pdev, bar),
3274                                         pci_resource_len(pdev, bar), res_name,
3275                                         exclusive))
3276                         goto err_out;
3277         }
3278
3279         dr = find_pci_dr(pdev);
3280         if (dr)
3281                 dr->region_mask |= 1 << bar;
3282
3283         return 0;
3284
3285 err_out:
3286         pci_warn(pdev, "BAR %d: can't reserve %pR\n", bar,
3287                  &pdev->resource[bar]);
3288         return -EBUSY;
3289 }
3290
3291 /**
3292  *      pci_request_region - Reserve PCI I/O and memory resource
3293  *      @pdev: PCI device whose resources are to be reserved
3294  *      @bar: BAR to be reserved
3295  *      @res_name: Name to be associated with resource
3296  *
3297  *      Mark the PCI region associated with PCI device @pdev BAR @bar as
3298  *      being reserved by owner @res_name.  Do not access any
3299  *      address inside the PCI regions unless this call returns
3300  *      successfully.
3301  *
3302  *      Returns 0 on success, or %EBUSY on error.  A warning
3303  *      message is also printed on failure.
3304  */
3305 int pci_request_region(struct pci_dev *pdev, int bar, const char *res_name)
3306 {
3307         return __pci_request_region(pdev, bar, res_name, 0);
3308 }
3309 EXPORT_SYMBOL(pci_request_region);
3310
3311 /**
3312  *      pci_request_region_exclusive - Reserved PCI I/O and memory resource
3313  *      @pdev: PCI device whose resources are to be reserved
3314  *      @bar: BAR to be reserved
3315  *      @res_name: Name to be associated with resource.
3316  *
3317  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3318  *      being reserved by owner @res_name.  Do not access any
3319  *      address inside the PCI regions unless this call returns
3320  *      successfully.
3321  *
3322  *      Returns 0 on success, or %EBUSY on error.  A warning
3323  *      message is also printed on failure.
3324  *
3325  *      The key difference that _exclusive makes it that userspace is
3326  *      explicitly not allowed to map the resource via /dev/mem or
3327  *      sysfs.
3328  */
3329 int pci_request_region_exclusive(struct pci_dev *pdev, int bar,
3330                                  const char *res_name)
3331 {
3332         return __pci_request_region(pdev, bar, res_name, IORESOURCE_EXCLUSIVE);
3333 }
3334 EXPORT_SYMBOL(pci_request_region_exclusive);
3335
3336 /**
3337  * pci_release_selected_regions - Release selected PCI I/O and memory resources
3338  * @pdev: PCI device whose resources were previously reserved
3339  * @bars: Bitmask of BARs to be released
3340  *
3341  * Release selected PCI I/O and memory resources previously reserved.
3342  * Call this function only after all use of the PCI regions has ceased.
3343  */
3344 void pci_release_selected_regions(struct pci_dev *pdev, int bars)
3345 {
3346         int i;
3347
3348         for (i = 0; i < 6; i++)
3349                 if (bars & (1 << i))
3350                         pci_release_region(pdev, i);
3351 }
3352 EXPORT_SYMBOL(pci_release_selected_regions);
3353
3354 static int __pci_request_selected_regions(struct pci_dev *pdev, int bars,
3355                                           const char *res_name, int excl)
3356 {
3357         int i;
3358
3359         for (i = 0; i < 6; i++)
3360                 if (bars & (1 << i))
3361                         if (__pci_request_region(pdev, i, res_name, excl))
3362                                 goto err_out;
3363         return 0;
3364
3365 err_out:
3366         while (--i >= 0)
3367                 if (bars & (1 << i))
3368                         pci_release_region(pdev, i);
3369
3370         return -EBUSY;
3371 }
3372
3373
3374 /**
3375  * pci_request_selected_regions - Reserve selected PCI I/O and memory resources
3376  * @pdev: PCI device whose resources are to be reserved
3377  * @bars: Bitmask of BARs to be requested
3378  * @res_name: Name to be associated with resource
3379  */
3380 int pci_request_selected_regions(struct pci_dev *pdev, int bars,
3381                                  const char *res_name)
3382 {
3383         return __pci_request_selected_regions(pdev, bars, res_name, 0);
3384 }
3385 EXPORT_SYMBOL(pci_request_selected_regions);
3386
3387 int pci_request_selected_regions_exclusive(struct pci_dev *pdev, int bars,
3388                                            const char *res_name)
3389 {
3390         return __pci_request_selected_regions(pdev, bars, res_name,
3391                         IORESOURCE_EXCLUSIVE);
3392 }
3393 EXPORT_SYMBOL(pci_request_selected_regions_exclusive);
3394
3395 /**
3396  *      pci_release_regions - Release reserved PCI I/O and memory resources
3397  *      @pdev: PCI device whose resources were previously reserved by pci_request_regions
3398  *
3399  *      Releases all PCI I/O and memory resources previously reserved by a
3400  *      successful call to pci_request_regions.  Call this function only
3401  *      after all use of the PCI regions has ceased.
3402  */
3403
3404 void pci_release_regions(struct pci_dev *pdev)
3405 {
3406         pci_release_selected_regions(pdev, (1 << 6) - 1);
3407 }
3408 EXPORT_SYMBOL(pci_release_regions);
3409
3410 /**
3411  *      pci_request_regions - Reserved PCI I/O and memory resources
3412  *      @pdev: PCI device whose resources are to be reserved
3413  *      @res_name: Name to be associated with resource.
3414  *
3415  *      Mark all PCI regions associated with PCI device @pdev as
3416  *      being reserved by owner @res_name.  Do not access any
3417  *      address inside the PCI regions unless this call returns
3418  *      successfully.
3419  *
3420  *      Returns 0 on success, or %EBUSY on error.  A warning
3421  *      message is also printed on failure.
3422  */
3423 int pci_request_regions(struct pci_dev *pdev, const char *res_name)
3424 {
3425         return pci_request_selected_regions(pdev, ((1 << 6) - 1), res_name);
3426 }
3427 EXPORT_SYMBOL(pci_request_regions);
3428
3429 /**
3430  *      pci_request_regions_exclusive - Reserved PCI I/O and memory resources
3431  *      @pdev: PCI device whose resources are to be reserved
3432  *      @res_name: Name to be associated with resource.
3433  *
3434  *      Mark all PCI regions associated with PCI device @pdev as
3435  *      being reserved by owner @res_name.  Do not access any
3436  *      address inside the PCI regions unless this call returns
3437  *      successfully.
3438  *
3439  *      pci_request_regions_exclusive() will mark the region so that
3440  *      /dev/mem and the sysfs MMIO access will not be allowed.
3441  *
3442  *      Returns 0 on success, or %EBUSY on error.  A warning
3443  *      message is also printed on failure.
3444  */
3445 int pci_request_regions_exclusive(struct pci_dev *pdev, const char *res_name)
3446 {
3447         return pci_request_selected_regions_exclusive(pdev,
3448                                         ((1 << 6) - 1), res_name);
3449 }
3450 EXPORT_SYMBOL(pci_request_regions_exclusive);
3451
3452 #ifdef PCI_IOBASE
3453 struct io_range {
3454         struct list_head list;
3455         phys_addr_t start;
3456         resource_size_t size;
3457 };
3458
3459 static LIST_HEAD(io_range_list);
3460 static DEFINE_SPINLOCK(io_range_lock);
3461 #endif
3462
3463 /*
3464  * Record the PCI IO range (expressed as CPU physical address + size).
3465  * Return a negative value if an error has occured, zero otherwise
3466  */
3467 int __weak pci_register_io_range(phys_addr_t addr, resource_size_t size)
3468 {
3469         int err = 0;
3470
3471 #ifdef PCI_IOBASE
3472         struct io_range *range;
3473         resource_size_t allocated_size = 0;
3474
3475         /* check if the range hasn't been previously recorded */
3476         spin_lock(&io_range_lock);
3477         list_for_each_entry(range, &io_range_list, list) {
3478                 if (addr >= range->start && addr + size <= range->start + size) {
3479                         /* range already registered, bail out */
3480                         goto end_register;
3481                 }
3482                 allocated_size += range->size;
3483         }
3484
3485         /* range not registed yet, check for available space */
3486         if (allocated_size + size - 1 > IO_SPACE_LIMIT) {
3487                 /* if it's too big check if 64K space can be reserved */
3488                 if (allocated_size + SZ_64K - 1 > IO_SPACE_LIMIT) {
3489                         err = -E2BIG;
3490                         goto end_register;
3491                 }
3492
3493                 size = SZ_64K;
3494                 pr_warn("Requested IO range too big, new size set to 64K\n");
3495         }
3496
3497         /* add the range to the list */
3498         range = kzalloc(sizeof(*range), GFP_ATOMIC);
3499         if (!range) {
3500                 err = -ENOMEM;
3501                 goto end_register;
3502         }
3503
3504         range->start = addr;
3505         range->size = size;
3506
3507         list_add_tail(&range->list, &io_range_list);
3508
3509 end_register:
3510         spin_unlock(&io_range_lock);
3511 #endif
3512
3513         return err;
3514 }
3515
3516 phys_addr_t pci_pio_to_address(unsigned long pio)
3517 {
3518         phys_addr_t address = (phys_addr_t)OF_BAD_ADDR;
3519
3520 #ifdef PCI_IOBASE
3521         struct io_range *range;
3522         resource_size_t allocated_size = 0;
3523
3524         if (pio > IO_SPACE_LIMIT)
3525                 return address;
3526
3527         spin_lock(&io_range_lock);
3528         list_for_each_entry(range, &io_range_list, list) {
3529                 if (pio >= allocated_size && pio < allocated_size + range->size) {
3530                         address = range->start + pio - allocated_size;
3531                         break;
3532                 }
3533                 allocated_size += range->size;
3534         }
3535         spin_unlock(&io_range_lock);
3536 #endif
3537
3538         return address;
3539 }
3540
3541 unsigned long __weak pci_address_to_pio(phys_addr_t address)
3542 {
3543 #ifdef PCI_IOBASE
3544         struct io_range *res;
3545         resource_size_t offset = 0;
3546         unsigned long addr = -1;
3547
3548         spin_lock(&io_range_lock);
3549         list_for_each_entry(res, &io_range_list, list) {
3550                 if (address >= res->start && address < res->start + res->size) {
3551                         addr = address - res->start + offset;
3552                         break;
3553                 }
3554                 offset += res->size;
3555         }
3556         spin_unlock(&io_range_lock);
3557
3558         return addr;
3559 #else
3560         if (address > IO_SPACE_LIMIT)
3561                 return (unsigned long)-1;
3562
3563         return (unsigned long) address;
3564 #endif
3565 }
3566
3567 /**
3568  *      pci_remap_iospace - Remap the memory mapped I/O space
3569  *      @res: Resource describing the I/O space
3570  *      @phys_addr: physical address of range to be mapped
3571  *
3572  *      Remap the memory mapped I/O space described by the @res
3573  *      and the CPU physical address @phys_addr into virtual address space.
3574  *      Only architectures that have memory mapped IO functions defined
3575  *      (and the PCI_IOBASE value defined) should call this function.
3576  */
3577 int pci_remap_iospace(const struct resource *res, phys_addr_t phys_addr)
3578 {
3579 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3580         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3581
3582         if (!(res->flags & IORESOURCE_IO))
3583                 return -EINVAL;
3584
3585         if (res->end > IO_SPACE_LIMIT)
3586                 return -EINVAL;
3587
3588         return ioremap_page_range(vaddr, vaddr + resource_size(res), phys_addr,
3589                                   pgprot_device(PAGE_KERNEL));
3590 #else
3591         /* this architecture does not have memory mapped I/O space,
3592            so this function should never be called */
3593         WARN_ONCE(1, "This architecture does not support memory mapped I/O\n");
3594         return -ENODEV;
3595 #endif
3596 }
3597 EXPORT_SYMBOL(pci_remap_iospace);
3598
3599 /**
3600  *      pci_unmap_iospace - Unmap the memory mapped I/O space
3601  *      @res: resource to be unmapped
3602  *
3603  *      Unmap the CPU virtual address @res from virtual address space.
3604  *      Only architectures that have memory mapped IO functions defined
3605  *      (and the PCI_IOBASE value defined) should call this function.
3606  */
3607 void pci_unmap_iospace(struct resource *res)
3608 {
3609 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3610         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3611
3612         unmap_kernel_range(vaddr, resource_size(res));
3613 #endif
3614 }
3615 EXPORT_SYMBOL(pci_unmap_iospace);
3616
3617 /**
3618  * devm_pci_remap_cfgspace - Managed pci_remap_cfgspace()
3619  * @dev: Generic device to remap IO address for
3620  * @offset: Resource address to map
3621  * @size: Size of map
3622  *
3623  * Managed pci_remap_cfgspace().  Map is automatically unmapped on driver
3624  * detach.
3625  */
3626 void __iomem *devm_pci_remap_cfgspace(struct device *dev,
3627                                       resource_size_t offset,
3628                                       resource_size_t size)
3629 {
3630         void __iomem **ptr, *addr;
3631
3632         ptr = devres_alloc(devm_ioremap_release, sizeof(*ptr), GFP_KERNEL);
3633         if (!ptr)
3634                 return NULL;
3635
3636         addr = pci_remap_cfgspace(offset, size);
3637         if (addr) {
3638                 *ptr = addr;
3639                 devres_add(dev, ptr);
3640         } else
3641                 devres_free(ptr);
3642
3643         return addr;
3644 }
3645 EXPORT_SYMBOL(devm_pci_remap_cfgspace);
3646
3647 /**
3648  * devm_pci_remap_cfg_resource - check, request region and ioremap cfg resource
3649  * @dev: generic device to handle the resource for
3650  * @res: configuration space resource to be handled
3651  *
3652  * Checks that a resource is a valid memory region, requests the memory
3653  * region and ioremaps with pci_remap_cfgspace() API that ensures the
3654  * proper PCI configuration space memory attributes are guaranteed.
3655  *
3656  * All operations are managed and will be undone on driver detach.
3657  *
3658  * Returns a pointer to the remapped memory or an ERR_PTR() encoded error code
3659  * on failure. Usage example::
3660  *
3661  *      res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3662  *      base = devm_pci_remap_cfg_resource(&pdev->dev, res);
3663  *      if (IS_ERR(base))
3664  *              return PTR_ERR(base);