Merge branch 'pci/lpc'
[muen/linux.git] / drivers / pci / pci.c
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  *      PCI Bus Services, see include/linux/pci.h for further explanation.
4  *
5  *      Copyright 1993 -- 1997 Drew Eckhardt, Frederic Potter,
6  *      David Mosberger-Tang
7  *
8  *      Copyright 1997 -- 2000 Martin Mares <mj@ucw.cz>
9  */
10
11 #include <linux/acpi.h>
12 #include <linux/kernel.h>
13 #include <linux/delay.h>
14 #include <linux/dmi.h>
15 #include <linux/init.h>
16 #include <linux/of.h>
17 #include <linux/of_pci.h>
18 #include <linux/pci.h>
19 #include <linux/pm.h>
20 #include <linux/slab.h>
21 #include <linux/module.h>
22 #include <linux/spinlock.h>
23 #include <linux/string.h>
24 #include <linux/log2.h>
25 #include <linux/logic_pio.h>
26 #include <linux/pci-aspm.h>
27 #include <linux/pm_wakeup.h>
28 #include <linux/interrupt.h>
29 #include <linux/device.h>
30 #include <linux/pm_runtime.h>
31 #include <linux/pci_hotplug.h>
32 #include <linux/vmalloc.h>
33 #include <linux/pci-ats.h>
34 #include <asm/setup.h>
35 #include <asm/dma.h>
36 #include <linux/aer.h>
37 #include "pci.h"
38
39 const char *pci_power_names[] = {
40         "error", "D0", "D1", "D2", "D3hot", "D3cold", "unknown",
41 };
42 EXPORT_SYMBOL_GPL(pci_power_names);
43
44 int isa_dma_bridge_buggy;
45 EXPORT_SYMBOL(isa_dma_bridge_buggy);
46
47 int pci_pci_problems;
48 EXPORT_SYMBOL(pci_pci_problems);
49
50 unsigned int pci_pm_d3_delay;
51
52 static void pci_pme_list_scan(struct work_struct *work);
53
54 static LIST_HEAD(pci_pme_list);
55 static DEFINE_MUTEX(pci_pme_list_mutex);
56 static DECLARE_DELAYED_WORK(pci_pme_work, pci_pme_list_scan);
57
58 struct pci_pme_device {
59         struct list_head list;
60         struct pci_dev *dev;
61 };
62
63 #define PME_TIMEOUT 1000 /* How long between PME checks */
64
65 static void pci_dev_d3_sleep(struct pci_dev *dev)
66 {
67         unsigned int delay = dev->d3_delay;
68
69         if (delay < pci_pm_d3_delay)
70                 delay = pci_pm_d3_delay;
71
72         if (delay)
73                 msleep(delay);
74 }
75
76 #ifdef CONFIG_PCI_DOMAINS
77 int pci_domains_supported = 1;
78 #endif
79
80 #define DEFAULT_CARDBUS_IO_SIZE         (256)
81 #define DEFAULT_CARDBUS_MEM_SIZE        (64*1024*1024)
82 /* pci=cbmemsize=nnM,cbiosize=nn can override this */
83 unsigned long pci_cardbus_io_size = DEFAULT_CARDBUS_IO_SIZE;
84 unsigned long pci_cardbus_mem_size = DEFAULT_CARDBUS_MEM_SIZE;
85
86 #define DEFAULT_HOTPLUG_IO_SIZE         (256)
87 #define DEFAULT_HOTPLUG_MEM_SIZE        (2*1024*1024)
88 /* pci=hpmemsize=nnM,hpiosize=nn can override this */
89 unsigned long pci_hotplug_io_size  = DEFAULT_HOTPLUG_IO_SIZE;
90 unsigned long pci_hotplug_mem_size = DEFAULT_HOTPLUG_MEM_SIZE;
91
92 #define DEFAULT_HOTPLUG_BUS_SIZE        1
93 unsigned long pci_hotplug_bus_size = DEFAULT_HOTPLUG_BUS_SIZE;
94
95 enum pcie_bus_config_types pcie_bus_config = PCIE_BUS_DEFAULT;
96
97 /*
98  * The default CLS is used if arch didn't set CLS explicitly and not
99  * all pci devices agree on the same value.  Arch can override either
100  * the dfl or actual value as it sees fit.  Don't forget this is
101  * measured in 32-bit words, not bytes.
102  */
103 u8 pci_dfl_cache_line_size = L1_CACHE_BYTES >> 2;
104 u8 pci_cache_line_size;
105
106 /*
107  * If we set up a device for bus mastering, we need to check the latency
108  * timer as certain BIOSes forget to set it properly.
109  */
110 unsigned int pcibios_max_latency = 255;
111
112 /* If set, the PCIe ARI capability will not be used. */
113 static bool pcie_ari_disabled;
114
115 /* Disable bridge_d3 for all PCIe ports */
116 static bool pci_bridge_d3_disable;
117 /* Force bridge_d3 for all PCIe ports */
118 static bool pci_bridge_d3_force;
119
120 static int __init pcie_port_pm_setup(char *str)
121 {
122         if (!strcmp(str, "off"))
123                 pci_bridge_d3_disable = true;
124         else if (!strcmp(str, "force"))
125                 pci_bridge_d3_force = true;
126         return 1;
127 }
128 __setup("pcie_port_pm=", pcie_port_pm_setup);
129
130 /**
131  * pci_bus_max_busnr - returns maximum PCI bus number of given bus' children
132  * @bus: pointer to PCI bus structure to search
133  *
134  * Given a PCI bus, returns the highest PCI bus number present in the set
135  * including the given PCI bus and its list of child PCI buses.
136  */
137 unsigned char pci_bus_max_busnr(struct pci_bus *bus)
138 {
139         struct pci_bus *tmp;
140         unsigned char max, n;
141
142         max = bus->busn_res.end;
143         list_for_each_entry(tmp, &bus->children, node) {
144                 n = pci_bus_max_busnr(tmp);
145                 if (n > max)
146                         max = n;
147         }
148         return max;
149 }
150 EXPORT_SYMBOL_GPL(pci_bus_max_busnr);
151
152 #ifdef CONFIG_HAS_IOMEM
153 void __iomem *pci_ioremap_bar(struct pci_dev *pdev, int bar)
154 {
155         struct resource *res = &pdev->resource[bar];
156
157         /*
158          * Make sure the BAR is actually a memory resource, not an IO resource
159          */
160         if (res->flags & IORESOURCE_UNSET || !(res->flags & IORESOURCE_MEM)) {
161                 pci_warn(pdev, "can't ioremap BAR %d: %pR\n", bar, res);
162                 return NULL;
163         }
164         return ioremap_nocache(res->start, resource_size(res));
165 }
166 EXPORT_SYMBOL_GPL(pci_ioremap_bar);
167
168 void __iomem *pci_ioremap_wc_bar(struct pci_dev *pdev, int bar)
169 {
170         /*
171          * Make sure the BAR is actually a memory resource, not an IO resource
172          */
173         if (!(pci_resource_flags(pdev, bar) & IORESOURCE_MEM)) {
174                 WARN_ON(1);
175                 return NULL;
176         }
177         return ioremap_wc(pci_resource_start(pdev, bar),
178                           pci_resource_len(pdev, bar));
179 }
180 EXPORT_SYMBOL_GPL(pci_ioremap_wc_bar);
181 #endif
182
183
184 static int __pci_find_next_cap_ttl(struct pci_bus *bus, unsigned int devfn,
185                                    u8 pos, int cap, int *ttl)
186 {
187         u8 id;
188         u16 ent;
189
190         pci_bus_read_config_byte(bus, devfn, pos, &pos);
191
192         while ((*ttl)--) {
193                 if (pos < 0x40)
194                         break;
195                 pos &= ~3;
196                 pci_bus_read_config_word(bus, devfn, pos, &ent);
197
198                 id = ent & 0xff;
199                 if (id == 0xff)
200                         break;
201                 if (id == cap)
202                         return pos;
203                 pos = (ent >> 8);
204         }
205         return 0;
206 }
207
208 static int __pci_find_next_cap(struct pci_bus *bus, unsigned int devfn,
209                                u8 pos, int cap)
210 {
211         int ttl = PCI_FIND_CAP_TTL;
212
213         return __pci_find_next_cap_ttl(bus, devfn, pos, cap, &ttl);
214 }
215
216 int pci_find_next_capability(struct pci_dev *dev, u8 pos, int cap)
217 {
218         return __pci_find_next_cap(dev->bus, dev->devfn,
219                                    pos + PCI_CAP_LIST_NEXT, cap);
220 }
221 EXPORT_SYMBOL_GPL(pci_find_next_capability);
222
223 static int __pci_bus_find_cap_start(struct pci_bus *bus,
224                                     unsigned int devfn, u8 hdr_type)
225 {
226         u16 status;
227
228         pci_bus_read_config_word(bus, devfn, PCI_STATUS, &status);
229         if (!(status & PCI_STATUS_CAP_LIST))
230                 return 0;
231
232         switch (hdr_type) {
233         case PCI_HEADER_TYPE_NORMAL:
234         case PCI_HEADER_TYPE_BRIDGE:
235                 return PCI_CAPABILITY_LIST;
236         case PCI_HEADER_TYPE_CARDBUS:
237                 return PCI_CB_CAPABILITY_LIST;
238         }
239
240         return 0;
241 }
242
243 /**
244  * pci_find_capability - query for devices' capabilities
245  * @dev: PCI device to query
246  * @cap: capability code
247  *
248  * Tell if a device supports a given PCI capability.
249  * Returns the address of the requested capability structure within the
250  * device's PCI configuration space or 0 in case the device does not
251  * support it.  Possible values for @cap:
252  *
253  *  %PCI_CAP_ID_PM           Power Management
254  *  %PCI_CAP_ID_AGP          Accelerated Graphics Port
255  *  %PCI_CAP_ID_VPD          Vital Product Data
256  *  %PCI_CAP_ID_SLOTID       Slot Identification
257  *  %PCI_CAP_ID_MSI          Message Signalled Interrupts
258  *  %PCI_CAP_ID_CHSWP        CompactPCI HotSwap
259  *  %PCI_CAP_ID_PCIX         PCI-X
260  *  %PCI_CAP_ID_EXP          PCI Express
261  */
262 int pci_find_capability(struct pci_dev *dev, int cap)
263 {
264         int pos;
265
266         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
267         if (pos)
268                 pos = __pci_find_next_cap(dev->bus, dev->devfn, pos, cap);
269
270         return pos;
271 }
272 EXPORT_SYMBOL(pci_find_capability);
273
274 /**
275  * pci_bus_find_capability - query for devices' capabilities
276  * @bus:   the PCI bus to query
277  * @devfn: PCI device to query
278  * @cap:   capability code
279  *
280  * Like pci_find_capability() but works for pci devices that do not have a
281  * pci_dev structure set up yet.
282  *
283  * Returns the address of the requested capability structure within the
284  * device's PCI configuration space or 0 in case the device does not
285  * support it.
286  */
287 int pci_bus_find_capability(struct pci_bus *bus, unsigned int devfn, int cap)
288 {
289         int pos;
290         u8 hdr_type;
291
292         pci_bus_read_config_byte(bus, devfn, PCI_HEADER_TYPE, &hdr_type);
293
294         pos = __pci_bus_find_cap_start(bus, devfn, hdr_type & 0x7f);
295         if (pos)
296                 pos = __pci_find_next_cap(bus, devfn, pos, cap);
297
298         return pos;
299 }
300 EXPORT_SYMBOL(pci_bus_find_capability);
301
302 /**
303  * pci_find_next_ext_capability - Find an extended capability
304  * @dev: PCI device to query
305  * @start: address at which to start looking (0 to start at beginning of list)
306  * @cap: capability code
307  *
308  * Returns the address of the next matching extended capability structure
309  * within the device's PCI configuration space or 0 if the device does
310  * not support it.  Some capabilities can occur several times, e.g., the
311  * vendor-specific capability, and this provides a way to find them all.
312  */
313 int pci_find_next_ext_capability(struct pci_dev *dev, int start, int cap)
314 {
315         u32 header;
316         int ttl;
317         int pos = PCI_CFG_SPACE_SIZE;
318
319         /* minimum 8 bytes per capability */
320         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
321
322         if (dev->cfg_size <= PCI_CFG_SPACE_SIZE)
323                 return 0;
324
325         if (start)
326                 pos = start;
327
328         if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
329                 return 0;
330
331         /*
332          * If we have no capabilities, this is indicated by cap ID,
333          * cap version and next pointer all being 0.
334          */
335         if (header == 0)
336                 return 0;
337
338         while (ttl-- > 0) {
339                 if (PCI_EXT_CAP_ID(header) == cap && pos != start)
340                         return pos;
341
342                 pos = PCI_EXT_CAP_NEXT(header);
343                 if (pos < PCI_CFG_SPACE_SIZE)
344                         break;
345
346                 if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
347                         break;
348         }
349
350         return 0;
351 }
352 EXPORT_SYMBOL_GPL(pci_find_next_ext_capability);
353
354 /**
355  * pci_find_ext_capability - Find an extended capability
356  * @dev: PCI device to query
357  * @cap: capability code
358  *
359  * Returns the address of the requested extended capability structure
360  * within the device's PCI configuration space or 0 if the device does
361  * not support it.  Possible values for @cap:
362  *
363  *  %PCI_EXT_CAP_ID_ERR         Advanced Error Reporting
364  *  %PCI_EXT_CAP_ID_VC          Virtual Channel
365  *  %PCI_EXT_CAP_ID_DSN         Device Serial Number
366  *  %PCI_EXT_CAP_ID_PWR         Power Budgeting
367  */
368 int pci_find_ext_capability(struct pci_dev *dev, int cap)
369 {
370         return pci_find_next_ext_capability(dev, 0, cap);
371 }
372 EXPORT_SYMBOL_GPL(pci_find_ext_capability);
373
374 static int __pci_find_next_ht_cap(struct pci_dev *dev, int pos, int ht_cap)
375 {
376         int rc, ttl = PCI_FIND_CAP_TTL;
377         u8 cap, mask;
378
379         if (ht_cap == HT_CAPTYPE_SLAVE || ht_cap == HT_CAPTYPE_HOST)
380                 mask = HT_3BIT_CAP_MASK;
381         else
382                 mask = HT_5BIT_CAP_MASK;
383
384         pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn, pos,
385                                       PCI_CAP_ID_HT, &ttl);
386         while (pos) {
387                 rc = pci_read_config_byte(dev, pos + 3, &cap);
388                 if (rc != PCIBIOS_SUCCESSFUL)
389                         return 0;
390
391                 if ((cap & mask) == ht_cap)
392                         return pos;
393
394                 pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn,
395                                               pos + PCI_CAP_LIST_NEXT,
396                                               PCI_CAP_ID_HT, &ttl);
397         }
398
399         return 0;
400 }
401 /**
402  * pci_find_next_ht_capability - query a device's Hypertransport capabilities
403  * @dev: PCI device to query
404  * @pos: Position from which to continue searching
405  * @ht_cap: Hypertransport capability code
406  *
407  * To be used in conjunction with pci_find_ht_capability() to search for
408  * all capabilities matching @ht_cap. @pos should always be a value returned
409  * from pci_find_ht_capability().
410  *
411  * NB. To be 100% safe against broken PCI devices, the caller should take
412  * steps to avoid an infinite loop.
413  */
414 int pci_find_next_ht_capability(struct pci_dev *dev, int pos, int ht_cap)
415 {
416         return __pci_find_next_ht_cap(dev, pos + PCI_CAP_LIST_NEXT, ht_cap);
417 }
418 EXPORT_SYMBOL_GPL(pci_find_next_ht_capability);
419
420 /**
421  * pci_find_ht_capability - query a device's Hypertransport capabilities
422  * @dev: PCI device to query
423  * @ht_cap: Hypertransport capability code
424  *
425  * Tell if a device supports a given Hypertransport capability.
426  * Returns an address within the device's PCI configuration space
427  * or 0 in case the device does not support the request capability.
428  * The address points to the PCI capability, of type PCI_CAP_ID_HT,
429  * which has a Hypertransport capability matching @ht_cap.
430  */
431 int pci_find_ht_capability(struct pci_dev *dev, int ht_cap)
432 {
433         int pos;
434
435         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
436         if (pos)
437                 pos = __pci_find_next_ht_cap(dev, pos, ht_cap);
438
439         return pos;
440 }
441 EXPORT_SYMBOL_GPL(pci_find_ht_capability);
442
443 /**
444  * pci_find_parent_resource - return resource region of parent bus of given region
445  * @dev: PCI device structure contains resources to be searched
446  * @res: child resource record for which parent is sought
447  *
448  *  For given resource region of given device, return the resource
449  *  region of parent bus the given region is contained in.
450  */
451 struct resource *pci_find_parent_resource(const struct pci_dev *dev,
452                                           struct resource *res)
453 {
454         const struct pci_bus *bus = dev->bus;
455         struct resource *r;
456         int i;
457
458         pci_bus_for_each_resource(bus, r, i) {
459                 if (!r)
460                         continue;
461                 if (resource_contains(r, res)) {
462
463                         /*
464                          * If the window is prefetchable but the BAR is
465                          * not, the allocator made a mistake.
466                          */
467                         if (r->flags & IORESOURCE_PREFETCH &&
468                             !(res->flags & IORESOURCE_PREFETCH))
469                                 return NULL;
470
471                         /*
472                          * If we're below a transparent bridge, there may
473                          * be both a positively-decoded aperture and a
474                          * subtractively-decoded region that contain the BAR.
475                          * We want the positively-decoded one, so this depends
476                          * on pci_bus_for_each_resource() giving us those
477                          * first.
478                          */
479                         return r;
480                 }
481         }
482         return NULL;
483 }
484 EXPORT_SYMBOL(pci_find_parent_resource);
485
486 /**
487  * pci_find_resource - Return matching PCI device resource
488  * @dev: PCI device to query
489  * @res: Resource to look for
490  *
491  * Goes over standard PCI resources (BARs) and checks if the given resource
492  * is partially or fully contained in any of them. In that case the
493  * matching resource is returned, %NULL otherwise.
494  */
495 struct resource *pci_find_resource(struct pci_dev *dev, struct resource *res)
496 {
497         int i;
498
499         for (i = 0; i < PCI_ROM_RESOURCE; i++) {
500                 struct resource *r = &dev->resource[i];
501
502                 if (r->start && resource_contains(r, res))
503                         return r;
504         }
505
506         return NULL;
507 }
508 EXPORT_SYMBOL(pci_find_resource);
509
510 /**
511  * pci_find_pcie_root_port - return PCIe Root Port
512  * @dev: PCI device to query
513  *
514  * Traverse up the parent chain and return the PCIe Root Port PCI Device
515  * for a given PCI Device.
516  */
517 struct pci_dev *pci_find_pcie_root_port(struct pci_dev *dev)
518 {
519         struct pci_dev *bridge, *highest_pcie_bridge = dev;
520
521         bridge = pci_upstream_bridge(dev);
522         while (bridge && pci_is_pcie(bridge)) {
523                 highest_pcie_bridge = bridge;
524                 bridge = pci_upstream_bridge(bridge);
525         }
526
527         if (pci_pcie_type(highest_pcie_bridge) != PCI_EXP_TYPE_ROOT_PORT)
528                 return NULL;
529
530         return highest_pcie_bridge;
531 }
532 EXPORT_SYMBOL(pci_find_pcie_root_port);
533
534 /**
535  * pci_wait_for_pending - wait for @mask bit(s) to clear in status word @pos
536  * @dev: the PCI device to operate on
537  * @pos: config space offset of status word
538  * @mask: mask of bit(s) to care about in status word
539  *
540  * Return 1 when mask bit(s) in status word clear, 0 otherwise.
541  */
542 int pci_wait_for_pending(struct pci_dev *dev, int pos, u16 mask)
543 {
544         int i;
545
546         /* Wait for Transaction Pending bit clean */
547         for (i = 0; i < 4; i++) {
548                 u16 status;
549                 if (i)
550                         msleep((1 << (i - 1)) * 100);
551
552                 pci_read_config_word(dev, pos, &status);
553                 if (!(status & mask))
554                         return 1;
555         }
556
557         return 0;
558 }
559
560 /**
561  * pci_restore_bars - restore a device's BAR values (e.g. after wake-up)
562  * @dev: PCI device to have its BARs restored
563  *
564  * Restore the BAR values for a given device, so as to make it
565  * accessible by its driver.
566  */
567 static void pci_restore_bars(struct pci_dev *dev)
568 {
569         int i;
570
571         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++)
572                 pci_update_resource(dev, i);
573 }
574
575 static const struct pci_platform_pm_ops *pci_platform_pm;
576
577 int pci_set_platform_pm(const struct pci_platform_pm_ops *ops)
578 {
579         if (!ops->is_manageable || !ops->set_state  || !ops->get_state ||
580             !ops->choose_state  || !ops->set_wakeup || !ops->need_resume)
581                 return -EINVAL;
582         pci_platform_pm = ops;
583         return 0;
584 }
585
586 static inline bool platform_pci_power_manageable(struct pci_dev *dev)
587 {
588         return pci_platform_pm ? pci_platform_pm->is_manageable(dev) : false;
589 }
590
591 static inline int platform_pci_set_power_state(struct pci_dev *dev,
592                                                pci_power_t t)
593 {
594         return pci_platform_pm ? pci_platform_pm->set_state(dev, t) : -ENOSYS;
595 }
596
597 static inline pci_power_t platform_pci_get_power_state(struct pci_dev *dev)
598 {
599         return pci_platform_pm ? pci_platform_pm->get_state(dev) : PCI_UNKNOWN;
600 }
601
602 static inline pci_power_t platform_pci_choose_state(struct pci_dev *dev)
603 {
604         return pci_platform_pm ?
605                         pci_platform_pm->choose_state(dev) : PCI_POWER_ERROR;
606 }
607
608 static inline int platform_pci_set_wakeup(struct pci_dev *dev, bool enable)
609 {
610         return pci_platform_pm ?
611                         pci_platform_pm->set_wakeup(dev, enable) : -ENODEV;
612 }
613
614 static inline bool platform_pci_need_resume(struct pci_dev *dev)
615 {
616         return pci_platform_pm ? pci_platform_pm->need_resume(dev) : false;
617 }
618
619 /**
620  * pci_raw_set_power_state - Use PCI PM registers to set the power state of
621  *                           given PCI device
622  * @dev: PCI device to handle.
623  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
624  *
625  * RETURN VALUE:
626  * -EINVAL if the requested state is invalid.
627  * -EIO if device does not support PCI PM or its PM capabilities register has a
628  * wrong version, or device doesn't support the requested state.
629  * 0 if device already is in the requested state.
630  * 0 if device's power state has been successfully changed.
631  */
632 static int pci_raw_set_power_state(struct pci_dev *dev, pci_power_t state)
633 {
634         u16 pmcsr;
635         bool need_restore = false;
636
637         /* Check if we're already there */
638         if (dev->current_state == state)
639                 return 0;
640
641         if (!dev->pm_cap)
642                 return -EIO;
643
644         if (state < PCI_D0 || state > PCI_D3hot)
645                 return -EINVAL;
646
647         /* Validate current state:
648          * Can enter D0 from any state, but if we can only go deeper
649          * to sleep if we're already in a low power state
650          */
651         if (state != PCI_D0 && dev->current_state <= PCI_D3cold
652             && dev->current_state > state) {
653                 pci_err(dev, "invalid power transition (from state %d to %d)\n",
654                         dev->current_state, state);
655                 return -EINVAL;
656         }
657
658         /* check if this device supports the desired state */
659         if ((state == PCI_D1 && !dev->d1_support)
660            || (state == PCI_D2 && !dev->d2_support))
661                 return -EIO;
662
663         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
664
665         /* If we're (effectively) in D3, force entire word to 0.
666          * This doesn't affect PME_Status, disables PME_En, and
667          * sets PowerState to 0.
668          */
669         switch (dev->current_state) {
670         case PCI_D0:
671         case PCI_D1:
672         case PCI_D2:
673                 pmcsr &= ~PCI_PM_CTRL_STATE_MASK;
674                 pmcsr |= state;
675                 break;
676         case PCI_D3hot:
677         case PCI_D3cold:
678         case PCI_UNKNOWN: /* Boot-up */
679                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) == PCI_D3hot
680                  && !(pmcsr & PCI_PM_CTRL_NO_SOFT_RESET))
681                         need_restore = true;
682                 /* Fall-through: force to D0 */
683         default:
684                 pmcsr = 0;
685                 break;
686         }
687
688         /* enter specified state */
689         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
690
691         /* Mandatory power management transition delays */
692         /* see PCI PM 1.1 5.6.1 table 18 */
693         if (state == PCI_D3hot || dev->current_state == PCI_D3hot)
694                 pci_dev_d3_sleep(dev);
695         else if (state == PCI_D2 || dev->current_state == PCI_D2)
696                 udelay(PCI_PM_D2_DELAY);
697
698         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
699         dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
700         if (dev->current_state != state && printk_ratelimit())
701                 pci_info(dev, "Refused to change power state, currently in D%d\n",
702                          dev->current_state);
703
704         /*
705          * According to section 5.4.1 of the "PCI BUS POWER MANAGEMENT
706          * INTERFACE SPECIFICATION, REV. 1.2", a device transitioning
707          * from D3hot to D0 _may_ perform an internal reset, thereby
708          * going to "D0 Uninitialized" rather than "D0 Initialized".
709          * For example, at least some versions of the 3c905B and the
710          * 3c556B exhibit this behaviour.
711          *
712          * At least some laptop BIOSen (e.g. the Thinkpad T21) leave
713          * devices in a D3hot state at boot.  Consequently, we need to
714          * restore at least the BARs so that the device will be
715          * accessible to its driver.
716          */
717         if (need_restore)
718                 pci_restore_bars(dev);
719
720         if (dev->bus->self)
721                 pcie_aspm_pm_state_change(dev->bus->self);
722
723         return 0;
724 }
725
726 /**
727  * pci_update_current_state - Read power state of given device and cache it
728  * @dev: PCI device to handle.
729  * @state: State to cache in case the device doesn't have the PM capability
730  *
731  * The power state is read from the PMCSR register, which however is
732  * inaccessible in D3cold.  The platform firmware is therefore queried first
733  * to detect accessibility of the register.  In case the platform firmware
734  * reports an incorrect state or the device isn't power manageable by the
735  * platform at all, we try to detect D3cold by testing accessibility of the
736  * vendor ID in config space.
737  */
738 void pci_update_current_state(struct pci_dev *dev, pci_power_t state)
739 {
740         if (platform_pci_get_power_state(dev) == PCI_D3cold ||
741             !pci_device_is_present(dev)) {
742                 dev->current_state = PCI_D3cold;
743         } else if (dev->pm_cap) {
744                 u16 pmcsr;
745
746                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
747                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
748         } else {
749                 dev->current_state = state;
750         }
751 }
752
753 /**
754  * pci_power_up - Put the given device into D0 forcibly
755  * @dev: PCI device to power up
756  */
757 void pci_power_up(struct pci_dev *dev)
758 {
759         if (platform_pci_power_manageable(dev))
760                 platform_pci_set_power_state(dev, PCI_D0);
761
762         pci_raw_set_power_state(dev, PCI_D0);
763         pci_update_current_state(dev, PCI_D0);
764 }
765
766 /**
767  * pci_platform_power_transition - Use platform to change device power state
768  * @dev: PCI device to handle.
769  * @state: State to put the device into.
770  */
771 static int pci_platform_power_transition(struct pci_dev *dev, pci_power_t state)
772 {
773         int error;
774
775         if (platform_pci_power_manageable(dev)) {
776                 error = platform_pci_set_power_state(dev, state);
777                 if (!error)
778                         pci_update_current_state(dev, state);
779         } else
780                 error = -ENODEV;
781
782         if (error && !dev->pm_cap) /* Fall back to PCI_D0 */
783                 dev->current_state = PCI_D0;
784
785         return error;
786 }
787
788 /**
789  * pci_wakeup - Wake up a PCI device
790  * @pci_dev: Device to handle.
791  * @ign: ignored parameter
792  */
793 static int pci_wakeup(struct pci_dev *pci_dev, void *ign)
794 {
795         pci_wakeup_event(pci_dev);
796         pm_request_resume(&pci_dev->dev);
797         return 0;
798 }
799
800 /**
801  * pci_wakeup_bus - Walk given bus and wake up devices on it
802  * @bus: Top bus of the subtree to walk.
803  */
804 static void pci_wakeup_bus(struct pci_bus *bus)
805 {
806         if (bus)
807                 pci_walk_bus(bus, pci_wakeup, NULL);
808 }
809
810 /**
811  * __pci_start_power_transition - Start power transition of a PCI device
812  * @dev: PCI device to handle.
813  * @state: State to put the device into.
814  */
815 static void __pci_start_power_transition(struct pci_dev *dev, pci_power_t state)
816 {
817         if (state == PCI_D0) {
818                 pci_platform_power_transition(dev, PCI_D0);
819                 /*
820                  * Mandatory power management transition delays, see
821                  * PCI Express Base Specification Revision 2.0 Section
822                  * 6.6.1: Conventional Reset.  Do not delay for
823                  * devices powered on/off by corresponding bridge,
824                  * because have already delayed for the bridge.
825                  */
826                 if (dev->runtime_d3cold) {
827                         if (dev->d3cold_delay)
828                                 msleep(dev->d3cold_delay);
829                         /*
830                          * When powering on a bridge from D3cold, the
831                          * whole hierarchy may be powered on into
832                          * D0uninitialized state, resume them to give
833                          * them a chance to suspend again
834                          */
835                         pci_wakeup_bus(dev->subordinate);
836                 }
837         }
838 }
839
840 /**
841  * __pci_dev_set_current_state - Set current state of a PCI device
842  * @dev: Device to handle
843  * @data: pointer to state to be set
844  */
845 static int __pci_dev_set_current_state(struct pci_dev *dev, void *data)
846 {
847         pci_power_t state = *(pci_power_t *)data;
848
849         dev->current_state = state;
850         return 0;
851 }
852
853 /**
854  * __pci_bus_set_current_state - Walk given bus and set current state of devices
855  * @bus: Top bus of the subtree to walk.
856  * @state: state to be set
857  */
858 static void __pci_bus_set_current_state(struct pci_bus *bus, pci_power_t state)
859 {
860         if (bus)
861                 pci_walk_bus(bus, __pci_dev_set_current_state, &state);
862 }
863
864 /**
865  * __pci_complete_power_transition - Complete power transition of a PCI device
866  * @dev: PCI device to handle.
867  * @state: State to put the device into.
868  *
869  * This function should not be called directly by device drivers.
870  */
871 int __pci_complete_power_transition(struct pci_dev *dev, pci_power_t state)
872 {
873         int ret;
874
875         if (state <= PCI_D0)
876                 return -EINVAL;
877         ret = pci_platform_power_transition(dev, state);
878         /* Power off the bridge may power off the whole hierarchy */
879         if (!ret && state == PCI_D3cold)
880                 __pci_bus_set_current_state(dev->subordinate, PCI_D3cold);
881         return ret;
882 }
883 EXPORT_SYMBOL_GPL(__pci_complete_power_transition);
884
885 /**
886  * pci_set_power_state - Set the power state of a PCI device
887  * @dev: PCI device to handle.
888  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
889  *
890  * Transition a device to a new power state, using the platform firmware and/or
891  * the device's PCI PM registers.
892  *
893  * RETURN VALUE:
894  * -EINVAL if the requested state is invalid.
895  * -EIO if device does not support PCI PM or its PM capabilities register has a
896  * wrong version, or device doesn't support the requested state.
897  * 0 if the transition is to D1 or D2 but D1 and D2 are not supported.
898  * 0 if device already is in the requested state.
899  * 0 if the transition is to D3 but D3 is not supported.
900  * 0 if device's power state has been successfully changed.
901  */
902 int pci_set_power_state(struct pci_dev *dev, pci_power_t state)
903 {
904         int error;
905
906         /* bound the state we're entering */
907         if (state > PCI_D3cold)
908                 state = PCI_D3cold;
909         else if (state < PCI_D0)
910                 state = PCI_D0;
911         else if ((state == PCI_D1 || state == PCI_D2) && pci_no_d1d2(dev))
912                 /*
913                  * If the device or the parent bridge do not support PCI PM,
914                  * ignore the request if we're doing anything other than putting
915                  * it into D0 (which would only happen on boot).
916                  */
917                 return 0;
918
919         /* Check if we're already there */
920         if (dev->current_state == state)
921                 return 0;
922
923         __pci_start_power_transition(dev, state);
924
925         /* This device is quirked not to be put into D3, so
926            don't put it in D3 */
927         if (state >= PCI_D3hot && (dev->dev_flags & PCI_DEV_FLAGS_NO_D3))
928                 return 0;
929
930         /*
931          * To put device in D3cold, we put device into D3hot in native
932          * way, then put device into D3cold with platform ops
933          */
934         error = pci_raw_set_power_state(dev, state > PCI_D3hot ?
935                                         PCI_D3hot : state);
936
937         if (!__pci_complete_power_transition(dev, state))
938                 error = 0;
939
940         return error;
941 }
942 EXPORT_SYMBOL(pci_set_power_state);
943
944 /**
945  * pci_choose_state - Choose the power state of a PCI device
946  * @dev: PCI device to be suspended
947  * @state: target sleep state for the whole system. This is the value
948  *      that is passed to suspend() function.
949  *
950  * Returns PCI power state suitable for given device and given system
951  * message.
952  */
953
954 pci_power_t pci_choose_state(struct pci_dev *dev, pm_message_t state)
955 {
956         pci_power_t ret;
957
958         if (!dev->pm_cap)
959                 return PCI_D0;
960
961         ret = platform_pci_choose_state(dev);
962         if (ret != PCI_POWER_ERROR)
963                 return ret;
964
965         switch (state.event) {
966         case PM_EVENT_ON:
967                 return PCI_D0;
968         case PM_EVENT_FREEZE:
969         case PM_EVENT_PRETHAW:
970                 /* REVISIT both freeze and pre-thaw "should" use D0 */
971         case PM_EVENT_SUSPEND:
972         case PM_EVENT_HIBERNATE:
973                 return PCI_D3hot;
974         default:
975                 pci_info(dev, "unrecognized suspend event %d\n",
976                          state.event);
977                 BUG();
978         }
979         return PCI_D0;
980 }
981 EXPORT_SYMBOL(pci_choose_state);
982
983 #define PCI_EXP_SAVE_REGS       7
984
985 static struct pci_cap_saved_state *_pci_find_saved_cap(struct pci_dev *pci_dev,
986                                                        u16 cap, bool extended)
987 {
988         struct pci_cap_saved_state *tmp;
989
990         hlist_for_each_entry(tmp, &pci_dev->saved_cap_space, next) {
991                 if (tmp->cap.cap_extended == extended && tmp->cap.cap_nr == cap)
992                         return tmp;
993         }
994         return NULL;
995 }
996
997 struct pci_cap_saved_state *pci_find_saved_cap(struct pci_dev *dev, char cap)
998 {
999         return _pci_find_saved_cap(dev, cap, false);
1000 }
1001
1002 struct pci_cap_saved_state *pci_find_saved_ext_cap(struct pci_dev *dev, u16 cap)
1003 {
1004         return _pci_find_saved_cap(dev, cap, true);
1005 }
1006
1007 static int pci_save_pcie_state(struct pci_dev *dev)
1008 {
1009         int i = 0;
1010         struct pci_cap_saved_state *save_state;
1011         u16 *cap;
1012
1013         if (!pci_is_pcie(dev))
1014                 return 0;
1015
1016         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1017         if (!save_state) {
1018                 pci_err(dev, "buffer not found in %s\n", __func__);
1019                 return -ENOMEM;
1020         }
1021
1022         cap = (u16 *)&save_state->cap.data[0];
1023         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &cap[i++]);
1024         pcie_capability_read_word(dev, PCI_EXP_LNKCTL, &cap[i++]);
1025         pcie_capability_read_word(dev, PCI_EXP_SLTCTL, &cap[i++]);
1026         pcie_capability_read_word(dev, PCI_EXP_RTCTL,  &cap[i++]);
1027         pcie_capability_read_word(dev, PCI_EXP_DEVCTL2, &cap[i++]);
1028         pcie_capability_read_word(dev, PCI_EXP_LNKCTL2, &cap[i++]);
1029         pcie_capability_read_word(dev, PCI_EXP_SLTCTL2, &cap[i++]);
1030
1031         return 0;
1032 }
1033
1034 static void pci_restore_pcie_state(struct pci_dev *dev)
1035 {
1036         int i = 0;
1037         struct pci_cap_saved_state *save_state;
1038         u16 *cap;
1039
1040         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1041         if (!save_state)
1042                 return;
1043
1044         cap = (u16 *)&save_state->cap.data[0];
1045         pcie_capability_write_word(dev, PCI_EXP_DEVCTL, cap[i++]);
1046         pcie_capability_write_word(dev, PCI_EXP_LNKCTL, cap[i++]);
1047         pcie_capability_write_word(dev, PCI_EXP_SLTCTL, cap[i++]);
1048         pcie_capability_write_word(dev, PCI_EXP_RTCTL, cap[i++]);
1049         pcie_capability_write_word(dev, PCI_EXP_DEVCTL2, cap[i++]);
1050         pcie_capability_write_word(dev, PCI_EXP_LNKCTL2, cap[i++]);
1051         pcie_capability_write_word(dev, PCI_EXP_SLTCTL2, cap[i++]);
1052 }
1053
1054
1055 static int pci_save_pcix_state(struct pci_dev *dev)
1056 {
1057         int pos;
1058         struct pci_cap_saved_state *save_state;
1059
1060         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1061         if (!pos)
1062                 return 0;
1063
1064         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1065         if (!save_state) {
1066                 pci_err(dev, "buffer not found in %s\n", __func__);
1067                 return -ENOMEM;
1068         }
1069
1070         pci_read_config_word(dev, pos + PCI_X_CMD,
1071                              (u16 *)save_state->cap.data);
1072
1073         return 0;
1074 }
1075
1076 static void pci_restore_pcix_state(struct pci_dev *dev)
1077 {
1078         int i = 0, pos;
1079         struct pci_cap_saved_state *save_state;
1080         u16 *cap;
1081
1082         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1083         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1084         if (!save_state || !pos)
1085                 return;
1086         cap = (u16 *)&save_state->cap.data[0];
1087
1088         pci_write_config_word(dev, pos + PCI_X_CMD, cap[i++]);
1089 }
1090
1091
1092 /**
1093  * pci_save_state - save the PCI configuration space of a device before suspending
1094  * @dev: - PCI device that we're dealing with
1095  */
1096 int pci_save_state(struct pci_dev *dev)
1097 {
1098         int i;
1099         /* XXX: 100% dword access ok here? */
1100         for (i = 0; i < 16; i++)
1101                 pci_read_config_dword(dev, i * 4, &dev->saved_config_space[i]);
1102         dev->state_saved = true;
1103
1104         i = pci_save_pcie_state(dev);
1105         if (i != 0)
1106                 return i;
1107
1108         i = pci_save_pcix_state(dev);
1109         if (i != 0)
1110                 return i;
1111
1112         return pci_save_vc_state(dev);
1113 }
1114 EXPORT_SYMBOL(pci_save_state);
1115
1116 static void pci_restore_config_dword(struct pci_dev *pdev, int offset,
1117                                      u32 saved_val, int retry)
1118 {
1119         u32 val;
1120
1121         pci_read_config_dword(pdev, offset, &val);
1122         if (val == saved_val)
1123                 return;
1124
1125         for (;;) {
1126                 pci_dbg(pdev, "restoring config space at offset %#x (was %#x, writing %#x)\n",
1127                         offset, val, saved_val);
1128                 pci_write_config_dword(pdev, offset, saved_val);
1129                 if (retry-- <= 0)
1130                         return;
1131
1132                 pci_read_config_dword(pdev, offset, &val);
1133                 if (val == saved_val)
1134                         return;
1135
1136                 mdelay(1);
1137         }
1138 }
1139
1140 static void pci_restore_config_space_range(struct pci_dev *pdev,
1141                                            int start, int end, int retry)
1142 {
1143         int index;
1144
1145         for (index = end; index >= start; index--)
1146                 pci_restore_config_dword(pdev, 4 * index,
1147                                          pdev->saved_config_space[index],
1148                                          retry);
1149 }
1150
1151 static void pci_restore_config_space(struct pci_dev *pdev)
1152 {
1153         if (pdev->hdr_type == PCI_HEADER_TYPE_NORMAL) {
1154                 pci_restore_config_space_range(pdev, 10, 15, 0);
1155                 /* Restore BARs before the command register. */
1156                 pci_restore_config_space_range(pdev, 4, 9, 10);
1157                 pci_restore_config_space_range(pdev, 0, 3, 0);
1158         } else {
1159                 pci_restore_config_space_range(pdev, 0, 15, 0);
1160         }
1161 }
1162
1163 /**
1164  * pci_restore_state - Restore the saved state of a PCI device
1165  * @dev: - PCI device that we're dealing with
1166  */
1167 void pci_restore_state(struct pci_dev *dev)
1168 {
1169         if (!dev->state_saved)
1170                 return;
1171
1172         /* PCI Express register must be restored first */
1173         pci_restore_pcie_state(dev);
1174         pci_restore_pasid_state(dev);
1175         pci_restore_pri_state(dev);
1176         pci_restore_ats_state(dev);
1177         pci_restore_vc_state(dev);
1178
1179         pci_cleanup_aer_error_status_regs(dev);
1180
1181         pci_restore_config_space(dev);
1182
1183         pci_restore_pcix_state(dev);
1184         pci_restore_msi_state(dev);
1185
1186         /* Restore ACS and IOV configuration state */
1187         pci_enable_acs(dev);
1188         pci_restore_iov_state(dev);
1189
1190         dev->state_saved = false;
1191 }
1192 EXPORT_SYMBOL(pci_restore_state);
1193
1194 struct pci_saved_state {
1195         u32 config_space[16];
1196         struct pci_cap_saved_data cap[0];
1197 };
1198
1199 /**
1200  * pci_store_saved_state - Allocate and return an opaque struct containing
1201  *                         the device saved state.
1202  * @dev: PCI device that we're dealing with
1203  *
1204  * Return NULL if no state or error.
1205  */
1206 struct pci_saved_state *pci_store_saved_state(struct pci_dev *dev)
1207 {
1208         struct pci_saved_state *state;
1209         struct pci_cap_saved_state *tmp;
1210         struct pci_cap_saved_data *cap;
1211         size_t size;
1212
1213         if (!dev->state_saved)
1214                 return NULL;
1215
1216         size = sizeof(*state) + sizeof(struct pci_cap_saved_data);
1217
1218         hlist_for_each_entry(tmp, &dev->saved_cap_space, next)
1219                 size += sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1220
1221         state = kzalloc(size, GFP_KERNEL);
1222         if (!state)
1223                 return NULL;
1224
1225         memcpy(state->config_space, dev->saved_config_space,
1226                sizeof(state->config_space));
1227
1228         cap = state->cap;
1229         hlist_for_each_entry(tmp, &dev->saved_cap_space, next) {
1230                 size_t len = sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1231                 memcpy(cap, &tmp->cap, len);
1232                 cap = (struct pci_cap_saved_data *)((u8 *)cap + len);
1233         }
1234         /* Empty cap_save terminates list */
1235
1236         return state;
1237 }
1238 EXPORT_SYMBOL_GPL(pci_store_saved_state);
1239
1240 /**
1241  * pci_load_saved_state - Reload the provided save state into struct pci_dev.
1242  * @dev: PCI device that we're dealing with
1243  * @state: Saved state returned from pci_store_saved_state()
1244  */
1245 int pci_load_saved_state(struct pci_dev *dev,
1246                          struct pci_saved_state *state)
1247 {
1248         struct pci_cap_saved_data *cap;
1249
1250         dev->state_saved = false;
1251
1252         if (!state)
1253                 return 0;
1254
1255         memcpy(dev->saved_config_space, state->config_space,
1256                sizeof(state->config_space));
1257
1258         cap = state->cap;
1259         while (cap->size) {
1260                 struct pci_cap_saved_state *tmp;
1261
1262                 tmp = _pci_find_saved_cap(dev, cap->cap_nr, cap->cap_extended);
1263                 if (!tmp || tmp->cap.size != cap->size)
1264                         return -EINVAL;
1265
1266                 memcpy(tmp->cap.data, cap->data, tmp->cap.size);
1267                 cap = (struct pci_cap_saved_data *)((u8 *)cap +
1268                        sizeof(struct pci_cap_saved_data) + cap->size);
1269         }
1270
1271         dev->state_saved = true;
1272         return 0;
1273 }
1274 EXPORT_SYMBOL_GPL(pci_load_saved_state);
1275
1276 /**
1277  * pci_load_and_free_saved_state - Reload the save state pointed to by state,
1278  *                                 and free the memory allocated for it.
1279  * @dev: PCI device that we're dealing with
1280  * @state: Pointer to saved state returned from pci_store_saved_state()
1281  */
1282 int pci_load_and_free_saved_state(struct pci_dev *dev,
1283                                   struct pci_saved_state **state)
1284 {
1285         int ret = pci_load_saved_state(dev, *state);
1286         kfree(*state);
1287         *state = NULL;
1288         return ret;
1289 }
1290 EXPORT_SYMBOL_GPL(pci_load_and_free_saved_state);
1291
1292 int __weak pcibios_enable_device(struct pci_dev *dev, int bars)
1293 {
1294         return pci_enable_resources(dev, bars);
1295 }
1296
1297 static int do_pci_enable_device(struct pci_dev *dev, int bars)
1298 {
1299         int err;
1300         struct pci_dev *bridge;
1301         u16 cmd;
1302         u8 pin;
1303
1304         err = pci_set_power_state(dev, PCI_D0);
1305         if (err < 0 && err != -EIO)
1306                 return err;
1307
1308         bridge = pci_upstream_bridge(dev);
1309         if (bridge)
1310                 pcie_aspm_powersave_config_link(bridge);
1311
1312         err = pcibios_enable_device(dev, bars);
1313         if (err < 0)
1314                 return err;
1315         pci_fixup_device(pci_fixup_enable, dev);
1316
1317         if (dev->msi_enabled || dev->msix_enabled)
1318                 return 0;
1319
1320         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &pin);
1321         if (pin) {
1322                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1323                 if (cmd & PCI_COMMAND_INTX_DISABLE)
1324                         pci_write_config_word(dev, PCI_COMMAND,
1325                                               cmd & ~PCI_COMMAND_INTX_DISABLE);
1326         }
1327
1328         return 0;
1329 }
1330
1331 /**
1332  * pci_reenable_device - Resume abandoned device
1333  * @dev: PCI device to be resumed
1334  *
1335  *  Note this function is a backend of pci_default_resume and is not supposed
1336  *  to be called by normal code, write proper resume handler and use it instead.
1337  */
1338 int pci_reenable_device(struct pci_dev *dev)
1339 {
1340         if (pci_is_enabled(dev))
1341                 return do_pci_enable_device(dev, (1 << PCI_NUM_RESOURCES) - 1);
1342         return 0;
1343 }
1344 EXPORT_SYMBOL(pci_reenable_device);
1345
1346 static void pci_enable_bridge(struct pci_dev *dev)
1347 {
1348         struct pci_dev *bridge;
1349         int retval;
1350
1351         bridge = pci_upstream_bridge(dev);
1352         if (bridge)
1353                 pci_enable_bridge(bridge);
1354
1355         if (pci_is_enabled(dev)) {
1356                 if (!dev->is_busmaster)
1357                         pci_set_master(dev);
1358                 return;
1359         }
1360
1361         retval = pci_enable_device(dev);
1362         if (retval)
1363                 pci_err(dev, "Error enabling bridge (%d), continuing\n",
1364                         retval);
1365         pci_set_master(dev);
1366 }
1367
1368 static int pci_enable_device_flags(struct pci_dev *dev, unsigned long flags)
1369 {
1370         struct pci_dev *bridge;
1371         int err;
1372         int i, bars = 0;
1373
1374         /*
1375          * Power state could be unknown at this point, either due to a fresh
1376          * boot or a device removal call.  So get the current power state
1377          * so that things like MSI message writing will behave as expected
1378          * (e.g. if the device really is in D0 at enable time).
1379          */
1380         if (dev->pm_cap) {
1381                 u16 pmcsr;
1382                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1383                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
1384         }
1385
1386         if (atomic_inc_return(&dev->enable_cnt) > 1)
1387                 return 0;               /* already enabled */
1388
1389         bridge = pci_upstream_bridge(dev);
1390         if (bridge)
1391                 pci_enable_bridge(bridge);
1392
1393         /* only skip sriov related */
1394         for (i = 0; i <= PCI_ROM_RESOURCE; i++)
1395                 if (dev->resource[i].flags & flags)
1396                         bars |= (1 << i);
1397         for (i = PCI_BRIDGE_RESOURCES; i < DEVICE_COUNT_RESOURCE; i++)
1398                 if (dev->resource[i].flags & flags)
1399                         bars |= (1 << i);
1400
1401         err = do_pci_enable_device(dev, bars);
1402         if (err < 0)
1403                 atomic_dec(&dev->enable_cnt);
1404         return err;
1405 }
1406
1407 /**
1408  * pci_enable_device_io - Initialize a device for use with IO space
1409  * @dev: PCI device to be initialized
1410  *
1411  *  Initialize device before it's used by a driver. Ask low-level code
1412  *  to enable I/O resources. Wake up the device if it was suspended.
1413  *  Beware, this function can fail.
1414  */
1415 int pci_enable_device_io(struct pci_dev *dev)
1416 {
1417         return pci_enable_device_flags(dev, IORESOURCE_IO);
1418 }
1419 EXPORT_SYMBOL(pci_enable_device_io);
1420
1421 /**
1422  * pci_enable_device_mem - Initialize a device for use with Memory space
1423  * @dev: PCI device to be initialized
1424  *
1425  *  Initialize device before it's used by a driver. Ask low-level code
1426  *  to enable Memory resources. Wake up the device if it was suspended.
1427  *  Beware, this function can fail.
1428  */
1429 int pci_enable_device_mem(struct pci_dev *dev)
1430 {
1431         return pci_enable_device_flags(dev, IORESOURCE_MEM);
1432 }
1433 EXPORT_SYMBOL(pci_enable_device_mem);
1434
1435 /**
1436  * pci_enable_device - Initialize device before it's used by a driver.
1437  * @dev: PCI device to be initialized
1438  *
1439  *  Initialize device before it's used by a driver. Ask low-level code
1440  *  to enable I/O and memory. Wake up the device if it was suspended.
1441  *  Beware, this function can fail.
1442  *
1443  *  Note we don't actually enable the device many times if we call
1444  *  this function repeatedly (we just increment the count).
1445  */
1446 int pci_enable_device(struct pci_dev *dev)
1447 {
1448         return pci_enable_device_flags(dev, IORESOURCE_MEM | IORESOURCE_IO);
1449 }
1450 EXPORT_SYMBOL(pci_enable_device);
1451
1452 /*
1453  * Managed PCI resources.  This manages device on/off, intx/msi/msix
1454  * on/off and BAR regions.  pci_dev itself records msi/msix status, so
1455  * there's no need to track it separately.  pci_devres is initialized
1456  * when a device is enabled using managed PCI device enable interface.
1457  */
1458 struct pci_devres {
1459         unsigned int enabled:1;
1460         unsigned int pinned:1;
1461         unsigned int orig_intx:1;
1462         unsigned int restore_intx:1;
1463         unsigned int mwi:1;
1464         u32 region_mask;
1465 };
1466
1467 static void pcim_release(struct device *gendev, void *res)
1468 {
1469         struct pci_dev *dev = to_pci_dev(gendev);
1470         struct pci_devres *this = res;
1471         int i;
1472
1473         if (dev->msi_enabled)
1474                 pci_disable_msi(dev);
1475         if (dev->msix_enabled)
1476                 pci_disable_msix(dev);
1477
1478         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
1479                 if (this->region_mask & (1 << i))
1480                         pci_release_region(dev, i);
1481
1482         if (this->mwi)
1483                 pci_clear_mwi(dev);
1484
1485         if (this->restore_intx)
1486                 pci_intx(dev, this->orig_intx);
1487
1488         if (this->enabled && !this->pinned)
1489                 pci_disable_device(dev);
1490 }
1491
1492 static struct pci_devres *get_pci_dr(struct pci_dev *pdev)
1493 {
1494         struct pci_devres *dr, *new_dr;
1495
1496         dr = devres_find(&pdev->dev, pcim_release, NULL, NULL);
1497         if (dr)
1498                 return dr;
1499
1500         new_dr = devres_alloc(pcim_release, sizeof(*new_dr), GFP_KERNEL);
1501         if (!new_dr)
1502                 return NULL;
1503         return devres_get(&pdev->dev, new_dr, NULL, NULL);
1504 }
1505
1506 static struct pci_devres *find_pci_dr(struct pci_dev *pdev)
1507 {
1508         if (pci_is_managed(pdev))
1509                 return devres_find(&pdev->dev, pcim_release, NULL, NULL);
1510         return NULL;
1511 }
1512
1513 /**
1514  * pcim_enable_device - Managed pci_enable_device()
1515  * @pdev: PCI device to be initialized
1516  *
1517  * Managed pci_enable_device().
1518  */
1519 int pcim_enable_device(struct pci_dev *pdev)
1520 {
1521         struct pci_devres *dr;
1522         int rc;
1523
1524         dr = get_pci_dr(pdev);
1525         if (unlikely(!dr))
1526                 return -ENOMEM;
1527         if (dr->enabled)
1528                 return 0;
1529
1530         rc = pci_enable_device(pdev);
1531         if (!rc) {
1532                 pdev->is_managed = 1;
1533                 dr->enabled = 1;
1534         }
1535         return rc;
1536 }
1537 EXPORT_SYMBOL(pcim_enable_device);
1538
1539 /**
1540  * pcim_pin_device - Pin managed PCI device
1541  * @pdev: PCI device to pin
1542  *
1543  * Pin managed PCI device @pdev.  Pinned device won't be disabled on
1544  * driver detach.  @pdev must have been enabled with
1545  * pcim_enable_device().
1546  */
1547 void pcim_pin_device(struct pci_dev *pdev)
1548 {
1549         struct pci_devres *dr;
1550
1551         dr = find_pci_dr(pdev);
1552         WARN_ON(!dr || !dr->enabled);
1553         if (dr)
1554                 dr->pinned = 1;
1555 }
1556 EXPORT_SYMBOL(pcim_pin_device);
1557
1558 /*
1559  * pcibios_add_device - provide arch specific hooks when adding device dev
1560  * @dev: the PCI device being added
1561  *
1562  * Permits the platform to provide architecture specific functionality when
1563  * devices are added. This is the default implementation. Architecture
1564  * implementations can override this.
1565  */
1566 int __weak pcibios_add_device(struct pci_dev *dev)
1567 {
1568         return 0;
1569 }
1570
1571 /**
1572  * pcibios_release_device - provide arch specific hooks when releasing device dev
1573  * @dev: the PCI device being released
1574  *
1575  * Permits the platform to provide architecture specific functionality when
1576  * devices are released. This is the default implementation. Architecture
1577  * implementations can override this.
1578  */
1579 void __weak pcibios_release_device(struct pci_dev *dev) {}
1580
1581 /**
1582  * pcibios_disable_device - disable arch specific PCI resources for device dev
1583  * @dev: the PCI device to disable
1584  *
1585  * Disables architecture specific PCI resources for the device. This
1586  * is the default implementation. Architecture implementations can
1587  * override this.
1588  */
1589 void __weak pcibios_disable_device(struct pci_dev *dev) {}
1590
1591 /**
1592  * pcibios_penalize_isa_irq - penalize an ISA IRQ
1593  * @irq: ISA IRQ to penalize
1594  * @active: IRQ active or not
1595  *
1596  * Permits the platform to provide architecture-specific functionality when
1597  * penalizing ISA IRQs. This is the default implementation. Architecture
1598  * implementations can override this.
1599  */
1600 void __weak pcibios_penalize_isa_irq(int irq, int active) {}
1601
1602 static void do_pci_disable_device(struct pci_dev *dev)
1603 {
1604         u16 pci_command;
1605
1606         pci_read_config_word(dev, PCI_COMMAND, &pci_command);
1607         if (pci_command & PCI_COMMAND_MASTER) {
1608                 pci_command &= ~PCI_COMMAND_MASTER;
1609                 pci_write_config_word(dev, PCI_COMMAND, pci_command);
1610         }
1611
1612         pcibios_disable_device(dev);
1613 }
1614
1615 /**
1616  * pci_disable_enabled_device - Disable device without updating enable_cnt
1617  * @dev: PCI device to disable
1618  *
1619  * NOTE: This function is a backend of PCI power management routines and is
1620  * not supposed to be called drivers.
1621  */
1622 void pci_disable_enabled_device(struct pci_dev *dev)
1623 {
1624         if (pci_is_enabled(dev))
1625                 do_pci_disable_device(dev);
1626 }
1627
1628 /**
1629  * pci_disable_device - Disable PCI device after use
1630  * @dev: PCI device to be disabled
1631  *
1632  * Signal to the system that the PCI device is not in use by the system
1633  * anymore.  This only involves disabling PCI bus-mastering, if active.
1634  *
1635  * Note we don't actually disable the device until all callers of
1636  * pci_enable_device() have called pci_disable_device().
1637  */
1638 void pci_disable_device(struct pci_dev *dev)
1639 {
1640         struct pci_devres *dr;
1641
1642         dr = find_pci_dr(dev);
1643         if (dr)
1644                 dr->enabled = 0;
1645
1646         dev_WARN_ONCE(&dev->dev, atomic_read(&dev->enable_cnt) <= 0,
1647                       "disabling already-disabled device");
1648
1649         if (atomic_dec_return(&dev->enable_cnt) != 0)
1650                 return;
1651
1652         do_pci_disable_device(dev);
1653
1654         dev->is_busmaster = 0;
1655 }
1656 EXPORT_SYMBOL(pci_disable_device);
1657
1658 /**
1659  * pcibios_set_pcie_reset_state - set reset state for device dev
1660  * @dev: the PCIe device reset
1661  * @state: Reset state to enter into
1662  *
1663  *
1664  * Sets the PCIe reset state for the device. This is the default
1665  * implementation. Architecture implementations can override this.
1666  */
1667 int __weak pcibios_set_pcie_reset_state(struct pci_dev *dev,
1668                                         enum pcie_reset_state state)
1669 {
1670         return -EINVAL;
1671 }
1672
1673 /**
1674  * pci_set_pcie_reset_state - set reset state for device dev
1675  * @dev: the PCIe device reset
1676  * @state: Reset state to enter into
1677  *
1678  *
1679  * Sets the PCI reset state for the device.
1680  */
1681 int pci_set_pcie_reset_state(struct pci_dev *dev, enum pcie_reset_state state)
1682 {
1683         return pcibios_set_pcie_reset_state(dev, state);
1684 }
1685 EXPORT_SYMBOL_GPL(pci_set_pcie_reset_state);
1686
1687 /**
1688  * pci_check_pme_status - Check if given device has generated PME.
1689  * @dev: Device to check.
1690  *
1691  * Check the PME status of the device and if set, clear it and clear PME enable
1692  * (if set).  Return 'true' if PME status and PME enable were both set or
1693  * 'false' otherwise.
1694  */
1695 bool pci_check_pme_status(struct pci_dev *dev)
1696 {
1697         int pmcsr_pos;
1698         u16 pmcsr;
1699         bool ret = false;
1700
1701         if (!dev->pm_cap)
1702                 return false;
1703
1704         pmcsr_pos = dev->pm_cap + PCI_PM_CTRL;
1705         pci_read_config_word(dev, pmcsr_pos, &pmcsr);
1706         if (!(pmcsr & PCI_PM_CTRL_PME_STATUS))
1707                 return false;
1708
1709         /* Clear PME status. */
1710         pmcsr |= PCI_PM_CTRL_PME_STATUS;
1711         if (pmcsr & PCI_PM_CTRL_PME_ENABLE) {
1712                 /* Disable PME to avoid interrupt flood. */
1713                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1714                 ret = true;
1715         }
1716
1717         pci_write_config_word(dev, pmcsr_pos, pmcsr);
1718
1719         return ret;
1720 }
1721
1722 /**
1723  * pci_pme_wakeup - Wake up a PCI device if its PME Status bit is set.
1724  * @dev: Device to handle.
1725  * @pme_poll_reset: Whether or not to reset the device's pme_poll flag.
1726  *
1727  * Check if @dev has generated PME and queue a resume request for it in that
1728  * case.
1729  */
1730 static int pci_pme_wakeup(struct pci_dev *dev, void *pme_poll_reset)
1731 {
1732         if (pme_poll_reset && dev->pme_poll)
1733                 dev->pme_poll = false;
1734
1735         if (pci_check_pme_status(dev)) {
1736                 pci_wakeup_event(dev);
1737                 pm_request_resume(&dev->dev);
1738         }
1739         return 0;
1740 }
1741
1742 /**
1743  * pci_pme_wakeup_bus - Walk given bus and wake up devices on it, if necessary.
1744  * @bus: Top bus of the subtree to walk.
1745  */
1746 void pci_pme_wakeup_bus(struct pci_bus *bus)
1747 {
1748         if (bus)
1749                 pci_walk_bus(bus, pci_pme_wakeup, (void *)true);
1750 }
1751
1752
1753 /**
1754  * pci_pme_capable - check the capability of PCI device to generate PME#
1755  * @dev: PCI device to handle.
1756  * @state: PCI state from which device will issue PME#.
1757  */
1758 bool pci_pme_capable(struct pci_dev *dev, pci_power_t state)
1759 {
1760         if (!dev->pm_cap)
1761                 return false;
1762
1763         return !!(dev->pme_support & (1 << state));
1764 }
1765 EXPORT_SYMBOL(pci_pme_capable);
1766
1767 static void pci_pme_list_scan(struct work_struct *work)
1768 {
1769         struct pci_pme_device *pme_dev, *n;
1770
1771         mutex_lock(&pci_pme_list_mutex);
1772         list_for_each_entry_safe(pme_dev, n, &pci_pme_list, list) {
1773                 if (pme_dev->dev->pme_poll) {
1774                         struct pci_dev *bridge;
1775
1776                         bridge = pme_dev->dev->bus->self;
1777                         /*
1778                          * If bridge is in low power state, the
1779                          * configuration space of subordinate devices
1780                          * may be not accessible
1781                          */
1782                         if (bridge && bridge->current_state != PCI_D0)
1783                                 continue;
1784                         pci_pme_wakeup(pme_dev->dev, NULL);
1785                 } else {
1786                         list_del(&pme_dev->list);
1787                         kfree(pme_dev);
1788                 }
1789         }
1790         if (!list_empty(&pci_pme_list))
1791                 queue_delayed_work(system_freezable_wq, &pci_pme_work,
1792                                    msecs_to_jiffies(PME_TIMEOUT));
1793         mutex_unlock(&pci_pme_list_mutex);
1794 }
1795
1796 static void __pci_pme_active(struct pci_dev *dev, bool enable)
1797 {
1798         u16 pmcsr;
1799
1800         if (!dev->pme_support)
1801                 return;
1802
1803         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1804         /* Clear PME_Status by writing 1 to it and enable PME# */
1805         pmcsr |= PCI_PM_CTRL_PME_STATUS | PCI_PM_CTRL_PME_ENABLE;
1806         if (!enable)
1807                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1808
1809         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1810 }
1811
1812 /**
1813  * pci_pme_restore - Restore PME configuration after config space restore.
1814  * @dev: PCI device to update.
1815  */
1816 void pci_pme_restore(struct pci_dev *dev)
1817 {
1818         u16 pmcsr;
1819
1820         if (!dev->pme_support)
1821                 return;
1822
1823         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1824         if (dev->wakeup_prepared) {
1825                 pmcsr |= PCI_PM_CTRL_PME_ENABLE;
1826                 pmcsr &= ~PCI_PM_CTRL_PME_STATUS;
1827         } else {
1828                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1829                 pmcsr |= PCI_PM_CTRL_PME_STATUS;
1830         }
1831         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1832 }
1833
1834 /**
1835  * pci_pme_active - enable or disable PCI device's PME# function
1836  * @dev: PCI device to handle.
1837  * @enable: 'true' to enable PME# generation; 'false' to disable it.
1838  *
1839  * The caller must verify that the device is capable of generating PME# before
1840  * calling this function with @enable equal to 'true'.
1841  */
1842 void pci_pme_active(struct pci_dev *dev, bool enable)
1843 {
1844         __pci_pme_active(dev, enable);
1845
1846         /*
1847          * PCI (as opposed to PCIe) PME requires that the device have
1848          * its PME# line hooked up correctly. Not all hardware vendors
1849          * do this, so the PME never gets delivered and the device
1850          * remains asleep. The easiest way around this is to
1851          * periodically walk the list of suspended devices and check
1852          * whether any have their PME flag set. The assumption is that
1853          * we'll wake up often enough anyway that this won't be a huge
1854          * hit, and the power savings from the devices will still be a
1855          * win.
1856          *
1857          * Although PCIe uses in-band PME message instead of PME# line
1858          * to report PME, PME does not work for some PCIe devices in
1859          * reality.  For example, there are devices that set their PME
1860          * status bits, but don't really bother to send a PME message;
1861          * there are PCI Express Root Ports that don't bother to
1862          * trigger interrupts when they receive PME messages from the
1863          * devices below.  So PME poll is used for PCIe devices too.
1864          */
1865
1866         if (dev->pme_poll) {
1867                 struct pci_pme_device *pme_dev;
1868                 if (enable) {
1869                         pme_dev = kmalloc(sizeof(struct pci_pme_device),
1870                                           GFP_KERNEL);
1871                         if (!pme_dev) {
1872                                 pci_warn(dev, "can't enable PME#\n");
1873                                 return;
1874                         }
1875                         pme_dev->dev = dev;
1876                         mutex_lock(&pci_pme_list_mutex);
1877                         list_add(&pme_dev->list, &pci_pme_list);
1878                         if (list_is_singular(&pci_pme_list))
1879                                 queue_delayed_work(system_freezable_wq,
1880                                                    &pci_pme_work,
1881                                                    msecs_to_jiffies(PME_TIMEOUT));
1882                         mutex_unlock(&pci_pme_list_mutex);
1883                 } else {
1884                         mutex_lock(&pci_pme_list_mutex);
1885                         list_for_each_entry(pme_dev, &pci_pme_list, list) {
1886                                 if (pme_dev->dev == dev) {
1887                                         list_del(&pme_dev->list);
1888                                         kfree(pme_dev);
1889                                         break;
1890                                 }
1891                         }
1892                         mutex_unlock(&pci_pme_list_mutex);
1893                 }
1894         }
1895
1896         pci_dbg(dev, "PME# %s\n", enable ? "enabled" : "disabled");
1897 }
1898 EXPORT_SYMBOL(pci_pme_active);
1899
1900 /**
1901  * pci_enable_wake - enable PCI device as wakeup event source
1902  * @dev: PCI device affected
1903  * @state: PCI state from which device will issue wakeup events
1904  * @enable: True to enable event generation; false to disable
1905  *
1906  * This enables the device as a wakeup event source, or disables it.
1907  * When such events involves platform-specific hooks, those hooks are
1908  * called automatically by this routine.
1909  *
1910  * Devices with legacy power management (no standard PCI PM capabilities)
1911  * always require such platform hooks.
1912  *
1913  * RETURN VALUE:
1914  * 0 is returned on success
1915  * -EINVAL is returned if device is not supposed to wake up the system
1916  * Error code depending on the platform is returned if both the platform and
1917  * the native mechanism fail to enable the generation of wake-up events
1918  */
1919 int pci_enable_wake(struct pci_dev *dev, pci_power_t state, bool enable)
1920 {
1921         int ret = 0;
1922
1923         /*
1924          * Bridges can only signal wakeup on behalf of subordinate devices,
1925          * but that is set up elsewhere, so skip them.
1926          */
1927         if (pci_has_subordinate(dev))
1928                 return 0;
1929
1930         /* Don't do the same thing twice in a row for one device. */
1931         if (!!enable == !!dev->wakeup_prepared)
1932                 return 0;
1933
1934         /*
1935          * According to "PCI System Architecture" 4th ed. by Tom Shanley & Don
1936          * Anderson we should be doing PME# wake enable followed by ACPI wake
1937          * enable.  To disable wake-up we call the platform first, for symmetry.
1938          */
1939
1940         if (enable) {
1941                 int error;
1942
1943                 if (pci_pme_capable(dev, state))
1944                         pci_pme_active(dev, true);
1945                 else
1946                         ret = 1;
1947                 error = platform_pci_set_wakeup(dev, true);
1948                 if (ret)
1949                         ret = error;
1950                 if (!ret)
1951                         dev->wakeup_prepared = true;
1952         } else {
1953                 platform_pci_set_wakeup(dev, false);
1954                 pci_pme_active(dev, false);
1955                 dev->wakeup_prepared = false;
1956         }
1957
1958         return ret;
1959 }
1960 EXPORT_SYMBOL(pci_enable_wake);
1961
1962 /**
1963  * pci_wake_from_d3 - enable/disable device to wake up from D3_hot or D3_cold
1964  * @dev: PCI device to prepare
1965  * @enable: True to enable wake-up event generation; false to disable
1966  *
1967  * Many drivers want the device to wake up the system from D3_hot or D3_cold
1968  * and this function allows them to set that up cleanly - pci_enable_wake()
1969  * should not be called twice in a row to enable wake-up due to PCI PM vs ACPI
1970  * ordering constraints.
1971  *
1972  * This function only returns error code if the device is not capable of
1973  * generating PME# from both D3_hot and D3_cold, and the platform is unable to
1974  * enable wake-up power for it.
1975  */
1976 int pci_wake_from_d3(struct pci_dev *dev, bool enable)
1977 {
1978         return pci_pme_capable(dev, PCI_D3cold) ?
1979                         pci_enable_wake(dev, PCI_D3cold, enable) :
1980                         pci_enable_wake(dev, PCI_D3hot, enable);
1981 }
1982 EXPORT_SYMBOL(pci_wake_from_d3);
1983
1984 /**
1985  * pci_target_state - find an appropriate low power state for a given PCI dev
1986  * @dev: PCI device
1987  * @wakeup: Whether or not wakeup functionality will be enabled for the device.
1988  *
1989  * Use underlying platform code to find a supported low power state for @dev.
1990  * If the platform can't manage @dev, return the deepest state from which it
1991  * can generate wake events, based on any available PME info.
1992  */
1993 static pci_power_t pci_target_state(struct pci_dev *dev, bool wakeup)
1994 {
1995         pci_power_t target_state = PCI_D3hot;
1996
1997         if (platform_pci_power_manageable(dev)) {
1998                 /*
1999                  * Call the platform to choose the target state of the device
2000                  * and enable wake-up from this state if supported.
2001                  */
2002                 pci_power_t state = platform_pci_choose_state(dev);
2003
2004                 switch (state) {
2005                 case PCI_POWER_ERROR:
2006                 case PCI_UNKNOWN:
2007                         break;
2008                 case PCI_D1:
2009                 case PCI_D2:
2010                         if (pci_no_d1d2(dev))
2011                                 break;
2012                 default:
2013                         target_state = state;
2014                 }
2015
2016                 return target_state;
2017         }
2018
2019         if (!dev->pm_cap)
2020                 target_state = PCI_D0;
2021
2022         /*
2023          * If the device is in D3cold even though it's not power-manageable by
2024          * the platform, it may have been powered down by non-standard means.
2025          * Best to let it slumber.
2026          */
2027         if (dev->current_state == PCI_D3cold)
2028                 target_state = PCI_D3cold;
2029
2030         if (wakeup) {
2031                 /*
2032                  * Find the deepest state from which the device can generate
2033                  * wake-up events, make it the target state and enable device
2034                  * to generate PME#.
2035                  */
2036                 if (dev->pme_support) {
2037                         while (target_state
2038                               && !(dev->pme_support & (1 << target_state)))
2039                                 target_state--;
2040                 }
2041         }
2042
2043         return target_state;
2044 }
2045
2046 /**
2047  * pci_prepare_to_sleep - prepare PCI device for system-wide transition into a sleep state
2048  * @dev: Device to handle.
2049  *
2050  * Choose the power state appropriate for the device depending on whether
2051  * it can wake up the system and/or is power manageable by the platform
2052  * (PCI_D3hot is the default) and put the device into that state.
2053  */
2054 int pci_prepare_to_sleep(struct pci_dev *dev)
2055 {
2056         bool wakeup = device_may_wakeup(&dev->dev);
2057         pci_power_t target_state = pci_target_state(dev, wakeup);
2058         int error;
2059
2060         if (target_state == PCI_POWER_ERROR)
2061                 return -EIO;
2062
2063         pci_enable_wake(dev, target_state, wakeup);
2064
2065         error = pci_set_power_state(dev, target_state);
2066
2067         if (error)
2068                 pci_enable_wake(dev, target_state, false);
2069
2070         return error;
2071 }
2072 EXPORT_SYMBOL(pci_prepare_to_sleep);
2073
2074 /**
2075  * pci_back_from_sleep - turn PCI device on during system-wide transition into working state
2076  * @dev: Device to handle.
2077  *
2078  * Disable device's system wake-up capability and put it into D0.
2079  */
2080 int pci_back_from_sleep(struct pci_dev *dev)
2081 {
2082         pci_enable_wake(dev, PCI_D0, false);
2083         return pci_set_power_state(dev, PCI_D0);
2084 }
2085 EXPORT_SYMBOL(pci_back_from_sleep);
2086
2087 /**
2088  * pci_finish_runtime_suspend - Carry out PCI-specific part of runtime suspend.
2089  * @dev: PCI device being suspended.
2090  *
2091  * Prepare @dev to generate wake-up events at run time and put it into a low
2092  * power state.
2093  */
2094 int pci_finish_runtime_suspend(struct pci_dev *dev)
2095 {
2096         pci_power_t target_state;
2097         int error;
2098
2099         target_state = pci_target_state(dev, device_can_wakeup(&dev->dev));
2100         if (target_state == PCI_POWER_ERROR)
2101                 return -EIO;
2102
2103         dev->runtime_d3cold = target_state == PCI_D3cold;
2104
2105         pci_enable_wake(dev, target_state, pci_dev_run_wake(dev));
2106
2107         error = pci_set_power_state(dev, target_state);
2108
2109         if (error) {
2110                 pci_enable_wake(dev, target_state, false);
2111                 dev->runtime_d3cold = false;
2112         }
2113
2114         return error;
2115 }
2116
2117 /**
2118  * pci_dev_run_wake - Check if device can generate run-time wake-up events.
2119  * @dev: Device to check.
2120  *
2121  * Return true if the device itself is capable of generating wake-up events
2122  * (through the platform or using the native PCIe PME) or if the device supports
2123  * PME and one of its upstream bridges can generate wake-up events.
2124  */
2125 bool pci_dev_run_wake(struct pci_dev *dev)
2126 {
2127         struct pci_bus *bus = dev->bus;
2128
2129         if (device_can_wakeup(&dev->dev))
2130                 return true;
2131
2132         if (!dev->pme_support)
2133                 return false;
2134
2135         /* PME-capable in principle, but not from the target power state */
2136         if (!pci_pme_capable(dev, pci_target_state(dev, false)))
2137                 return false;
2138
2139         while (bus->parent) {
2140                 struct pci_dev *bridge = bus->self;
2141
2142                 if (device_can_wakeup(&bridge->dev))
2143                         return true;
2144
2145                 bus = bus->parent;
2146         }
2147
2148         /* We have reached the root bus. */
2149         if (bus->bridge)
2150                 return device_can_wakeup(bus->bridge);
2151
2152         return false;
2153 }
2154 EXPORT_SYMBOL_GPL(pci_dev_run_wake);
2155
2156 /**
2157  * pci_dev_keep_suspended - Check if the device can stay in the suspended state.
2158  * @pci_dev: Device to check.
2159  *
2160  * Return 'true' if the device is runtime-suspended, it doesn't have to be
2161  * reconfigured due to wakeup settings difference between system and runtime
2162  * suspend and the current power state of it is suitable for the upcoming
2163  * (system) transition.
2164  *
2165  * If the device is not configured for system wakeup, disable PME for it before
2166  * returning 'true' to prevent it from waking up the system unnecessarily.
2167  */
2168 bool pci_dev_keep_suspended(struct pci_dev *pci_dev)
2169 {
2170         struct device *dev = &pci_dev->dev;
2171         bool wakeup = device_may_wakeup(dev);
2172
2173         if (!pm_runtime_suspended(dev)
2174             || pci_target_state(pci_dev, wakeup) != pci_dev->current_state
2175             || platform_pci_need_resume(pci_dev))
2176                 return false;
2177
2178         /*
2179          * At this point the device is good to go unless it's been configured
2180          * to generate PME at the runtime suspend time, but it is not supposed
2181          * to wake up the system.  In that case, simply disable PME for it
2182          * (it will have to be re-enabled on exit from system resume).
2183          *
2184          * If the device's power state is D3cold and the platform check above
2185          * hasn't triggered, the device's configuration is suitable and we don't
2186          * need to manipulate it at all.
2187          */
2188         spin_lock_irq(&dev->power.lock);
2189
2190         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold &&
2191             !wakeup)
2192                 __pci_pme_active(pci_dev, false);
2193
2194         spin_unlock_irq(&dev->power.lock);
2195         return true;
2196 }
2197
2198 /**
2199  * pci_dev_complete_resume - Finalize resume from system sleep for a device.
2200  * @pci_dev: Device to handle.
2201  *
2202  * If the device is runtime suspended and wakeup-capable, enable PME for it as
2203  * it might have been disabled during the prepare phase of system suspend if
2204  * the device was not configured for system wakeup.
2205  */
2206 void pci_dev_complete_resume(struct pci_dev *pci_dev)
2207 {
2208         struct device *dev = &pci_dev->dev;
2209
2210         if (!pci_dev_run_wake(pci_dev))
2211                 return;
2212
2213         spin_lock_irq(&dev->power.lock);
2214
2215         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold)
2216                 __pci_pme_active(pci_dev, true);
2217
2218         spin_unlock_irq(&dev->power.lock);
2219 }
2220
2221 void pci_config_pm_runtime_get(struct pci_dev *pdev)
2222 {
2223         struct device *dev = &pdev->dev;
2224         struct device *parent = dev->parent;
2225
2226         if (parent)
2227                 pm_runtime_get_sync(parent);
2228         pm_runtime_get_noresume(dev);
2229         /*
2230          * pdev->current_state is set to PCI_D3cold during suspending,
2231          * so wait until suspending completes
2232          */
2233         pm_runtime_barrier(dev);
2234         /*
2235          * Only need to resume devices in D3cold, because config
2236          * registers are still accessible for devices suspended but
2237          * not in D3cold.
2238          */
2239         if (pdev->current_state == PCI_D3cold)
2240                 pm_runtime_resume(dev);
2241 }
2242
2243 void pci_config_pm_runtime_put(struct pci_dev *pdev)
2244 {
2245         struct device *dev = &pdev->dev;
2246         struct device *parent = dev->parent;
2247
2248         pm_runtime_put(dev);
2249         if (parent)
2250                 pm_runtime_put_sync(parent);
2251 }
2252
2253 /**
2254  * pci_bridge_d3_possible - Is it possible to put the bridge into D3
2255  * @bridge: Bridge to check
2256  *
2257  * This function checks if it is possible to move the bridge to D3.
2258  * Currently we only allow D3 for recent enough PCIe ports.
2259  */
2260 bool pci_bridge_d3_possible(struct pci_dev *bridge)
2261 {
2262         unsigned int year;
2263
2264         if (!pci_is_pcie(bridge))
2265                 return false;
2266
2267         switch (pci_pcie_type(bridge)) {
2268         case PCI_EXP_TYPE_ROOT_PORT:
2269         case PCI_EXP_TYPE_UPSTREAM:
2270         case PCI_EXP_TYPE_DOWNSTREAM:
2271                 if (pci_bridge_d3_disable)
2272                         return false;
2273
2274                 /*
2275                  * Hotplug interrupts cannot be delivered if the link is down,
2276                  * so parents of a hotplug port must stay awake. In addition,
2277                  * hotplug ports handled by firmware in System Management Mode
2278                  * may not be put into D3 by the OS (Thunderbolt on non-Macs).
2279                  * For simplicity, disallow in general for now.
2280                  */
2281                 if (bridge->is_hotplug_bridge)
2282                         return false;
2283
2284                 if (pci_bridge_d3_force)
2285                         return true;
2286
2287                 /*
2288                  * It should be safe to put PCIe ports from 2015 or newer
2289                  * to D3.
2290                  */
2291                 if (dmi_get_date(DMI_BIOS_DATE, &year, NULL, NULL) &&
2292                     year >= 2015) {
2293                         return true;
2294                 }
2295                 break;
2296         }
2297
2298         return false;
2299 }
2300
2301 static int pci_dev_check_d3cold(struct pci_dev *dev, void *data)
2302 {
2303         bool *d3cold_ok = data;
2304
2305         if (/* The device needs to be allowed to go D3cold ... */
2306             dev->no_d3cold || !dev->d3cold_allowed ||
2307
2308             /* ... and if it is wakeup capable to do so from D3cold. */
2309             (device_may_wakeup(&dev->dev) &&
2310              !pci_pme_capable(dev, PCI_D3cold)) ||
2311
2312             /* If it is a bridge it must be allowed to go to D3. */
2313             !pci_power_manageable(dev))
2314
2315                 *d3cold_ok = false;
2316
2317         return !*d3cold_ok;
2318 }
2319
2320 /*
2321  * pci_bridge_d3_update - Update bridge D3 capabilities
2322  * @dev: PCI device which is changed
2323  *
2324  * Update upstream bridge PM capabilities accordingly depending on if the
2325  * device PM configuration was changed or the device is being removed.  The
2326  * change is also propagated upstream.
2327  */
2328 void pci_bridge_d3_update(struct pci_dev *dev)
2329 {
2330         bool remove = !device_is_registered(&dev->dev);
2331         struct pci_dev *bridge;
2332         bool d3cold_ok = true;
2333
2334         bridge = pci_upstream_bridge(dev);
2335         if (!bridge || !pci_bridge_d3_possible(bridge))
2336                 return;
2337
2338         /*
2339          * If D3 is currently allowed for the bridge, removing one of its
2340          * children won't change that.
2341          */
2342         if (remove && bridge->bridge_d3)
2343                 return;
2344
2345         /*
2346          * If D3 is currently allowed for the bridge and a child is added or
2347          * changed, disallowance of D3 can only be caused by that child, so
2348          * we only need to check that single device, not any of its siblings.
2349          *
2350          * If D3 is currently not allowed for the bridge, checking the device
2351          * first may allow us to skip checking its siblings.
2352          */
2353         if (!remove)
2354                 pci_dev_check_d3cold(dev, &d3cold_ok);
2355
2356         /*
2357          * If D3 is currently not allowed for the bridge, this may be caused
2358          * either by the device being changed/removed or any of its siblings,
2359          * so we need to go through all children to find out if one of them
2360          * continues to block D3.
2361          */
2362         if (d3cold_ok && !bridge->bridge_d3)
2363                 pci_walk_bus(bridge->subordinate, pci_dev_check_d3cold,
2364                              &d3cold_ok);
2365
2366         if (bridge->bridge_d3 != d3cold_ok) {
2367                 bridge->bridge_d3 = d3cold_ok;
2368                 /* Propagate change to upstream bridges */
2369                 pci_bridge_d3_update(bridge);
2370         }
2371 }
2372
2373 /**
2374  * pci_d3cold_enable - Enable D3cold for device
2375  * @dev: PCI device to handle
2376  *
2377  * This function can be used in drivers to enable D3cold from the device
2378  * they handle.  It also updates upstream PCI bridge PM capabilities
2379  * accordingly.
2380  */
2381 void pci_d3cold_enable(struct pci_dev *dev)
2382 {
2383         if (dev->no_d3cold) {
2384                 dev->no_d3cold = false;
2385                 pci_bridge_d3_update(dev);
2386         }
2387 }
2388 EXPORT_SYMBOL_GPL(pci_d3cold_enable);
2389
2390 /**
2391  * pci_d3cold_disable - Disable D3cold for device
2392  * @dev: PCI device to handle
2393  *
2394  * This function can be used in drivers to disable D3cold from the device
2395  * they handle.  It also updates upstream PCI bridge PM capabilities
2396  * accordingly.
2397  */
2398 void pci_d3cold_disable(struct pci_dev *dev)
2399 {
2400         if (!dev->no_d3cold) {
2401                 dev->no_d3cold = true;
2402                 pci_bridge_d3_update(dev);
2403         }
2404 }
2405 EXPORT_SYMBOL_GPL(pci_d3cold_disable);
2406
2407 /**
2408  * pci_pm_init - Initialize PM functions of given PCI device
2409  * @dev: PCI device to handle.
2410  */
2411 void pci_pm_init(struct pci_dev *dev)
2412 {
2413         int pm;
2414         u16 pmc;
2415
2416         pm_runtime_forbid(&dev->dev);
2417         pm_runtime_set_active(&dev->dev);
2418         pm_runtime_enable(&dev->dev);
2419         device_enable_async_suspend(&dev->dev);
2420         dev->wakeup_prepared = false;
2421
2422         dev->pm_cap = 0;
2423         dev->pme_support = 0;
2424
2425         /* find PCI PM capability in list */
2426         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
2427         if (!pm)
2428                 return;
2429         /* Check device's ability to generate PME# */
2430         pci_read_config_word(dev, pm + PCI_PM_PMC, &pmc);
2431
2432         if ((pmc & PCI_PM_CAP_VER_MASK) > 3) {
2433                 pci_err(dev, "unsupported PM cap regs version (%u)\n",
2434                         pmc & PCI_PM_CAP_VER_MASK);
2435                 return;
2436         }
2437
2438         dev->pm_cap = pm;
2439         dev->d3_delay = PCI_PM_D3_WAIT;
2440         dev->d3cold_delay = PCI_PM_D3COLD_WAIT;
2441         dev->bridge_d3 = pci_bridge_d3_possible(dev);
2442         dev->d3cold_allowed = true;
2443
2444         dev->d1_support = false;
2445         dev->d2_support = false;
2446         if (!pci_no_d1d2(dev)) {
2447                 if (pmc & PCI_PM_CAP_D1)
2448                         dev->d1_support = true;
2449                 if (pmc & PCI_PM_CAP_D2)
2450                         dev->d2_support = true;
2451
2452                 if (dev->d1_support || dev->d2_support)
2453                         pci_printk(KERN_DEBUG, dev, "supports%s%s\n",
2454                                    dev->d1_support ? " D1" : "",
2455                                    dev->d2_support ? " D2" : "");
2456         }
2457
2458         pmc &= PCI_PM_CAP_PME_MASK;
2459         if (pmc) {
2460                 pci_printk(KERN_DEBUG, dev, "PME# supported from%s%s%s%s%s\n",
2461                          (pmc & PCI_PM_CAP_PME_D0) ? " D0" : "",
2462                          (pmc & PCI_PM_CAP_PME_D1) ? " D1" : "",
2463                          (pmc & PCI_PM_CAP_PME_D2) ? " D2" : "",
2464                          (pmc & PCI_PM_CAP_PME_D3) ? " D3hot" : "",
2465                          (pmc & PCI_PM_CAP_PME_D3cold) ? " D3cold" : "");
2466                 dev->pme_support = pmc >> PCI_PM_CAP_PME_SHIFT;
2467                 dev->pme_poll = true;
2468                 /*
2469                  * Make device's PM flags reflect the wake-up capability, but
2470                  * let the user space enable it to wake up the system as needed.
2471                  */
2472                 device_set_wakeup_capable(&dev->dev, true);
2473                 /* Disable the PME# generation functionality */
2474                 pci_pme_active(dev, false);
2475         }
2476 }
2477
2478 static unsigned long pci_ea_flags(struct pci_dev *dev, u8 prop)
2479 {
2480         unsigned long flags = IORESOURCE_PCI_FIXED | IORESOURCE_PCI_EA_BEI;
2481
2482         switch (prop) {
2483         case PCI_EA_P_MEM:
2484         case PCI_EA_P_VF_MEM:
2485                 flags |= IORESOURCE_MEM;
2486                 break;
2487         case PCI_EA_P_MEM_PREFETCH:
2488         case PCI_EA_P_VF_MEM_PREFETCH:
2489                 flags |= IORESOURCE_MEM | IORESOURCE_PREFETCH;
2490                 break;
2491         case PCI_EA_P_IO:
2492                 flags |= IORESOURCE_IO;
2493                 break;
2494         default:
2495                 return 0;
2496         }
2497
2498         return flags;
2499 }
2500
2501 static struct resource *pci_ea_get_resource(struct pci_dev *dev, u8 bei,
2502                                             u8 prop)
2503 {
2504         if (bei <= PCI_EA_BEI_BAR5 && prop <= PCI_EA_P_IO)
2505                 return &dev->resource[bei];
2506 #ifdef CONFIG_PCI_IOV
2507         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5 &&
2508                  (prop == PCI_EA_P_VF_MEM || prop == PCI_EA_P_VF_MEM_PREFETCH))
2509                 return &dev->resource[PCI_IOV_RESOURCES +
2510                                       bei - PCI_EA_BEI_VF_BAR0];
2511 #endif
2512         else if (bei == PCI_EA_BEI_ROM)
2513                 return &dev->resource[PCI_ROM_RESOURCE];
2514         else
2515                 return NULL;
2516 }
2517
2518 /* Read an Enhanced Allocation (EA) entry */
2519 static int pci_ea_read(struct pci_dev *dev, int offset)
2520 {
2521         struct resource *res;
2522         int ent_size, ent_offset = offset;
2523         resource_size_t start, end;
2524         unsigned long flags;
2525         u32 dw0, bei, base, max_offset;
2526         u8 prop;
2527         bool support_64 = (sizeof(resource_size_t) >= 8);
2528
2529         pci_read_config_dword(dev, ent_offset, &dw0);
2530         ent_offset += 4;
2531
2532         /* Entry size field indicates DWORDs after 1st */
2533         ent_size = ((dw0 & PCI_EA_ES) + 1) << 2;
2534
2535         if (!(dw0 & PCI_EA_ENABLE)) /* Entry not enabled */
2536                 goto out;
2537
2538         bei = (dw0 & PCI_EA_BEI) >> 4;
2539         prop = (dw0 & PCI_EA_PP) >> 8;
2540
2541         /*
2542          * If the Property is in the reserved range, try the Secondary
2543          * Property instead.
2544          */
2545         if (prop > PCI_EA_P_BRIDGE_IO && prop < PCI_EA_P_MEM_RESERVED)
2546                 prop = (dw0 & PCI_EA_SP) >> 16;
2547         if (prop > PCI_EA_P_BRIDGE_IO)
2548                 goto out;
2549
2550         res = pci_ea_get_resource(dev, bei, prop);
2551         if (!res) {
2552                 pci_err(dev, "Unsupported EA entry BEI: %u\n", bei);
2553                 goto out;
2554         }
2555
2556         flags = pci_ea_flags(dev, prop);
2557         if (!flags) {
2558                 pci_err(dev, "Unsupported EA properties: %#x\n", prop);
2559                 goto out;
2560         }
2561
2562         /* Read Base */
2563         pci_read_config_dword(dev, ent_offset, &base);
2564         start = (base & PCI_EA_FIELD_MASK);
2565         ent_offset += 4;
2566
2567         /* Read MaxOffset */
2568         pci_read_config_dword(dev, ent_offset, &max_offset);
2569         ent_offset += 4;
2570
2571         /* Read Base MSBs (if 64-bit entry) */
2572         if (base & PCI_EA_IS_64) {
2573                 u32 base_upper;
2574
2575                 pci_read_config_dword(dev, ent_offset, &base_upper);
2576                 ent_offset += 4;
2577
2578                 flags |= IORESOURCE_MEM_64;
2579
2580                 /* entry starts above 32-bit boundary, can't use */
2581                 if (!support_64 && base_upper)
2582                         goto out;
2583
2584                 if (support_64)
2585                         start |= ((u64)base_upper << 32);
2586         }
2587
2588         end = start + (max_offset | 0x03);
2589
2590         /* Read MaxOffset MSBs (if 64-bit entry) */
2591         if (max_offset & PCI_EA_IS_64) {
2592                 u32 max_offset_upper;
2593
2594                 pci_read_config_dword(dev, ent_offset, &max_offset_upper);
2595                 ent_offset += 4;
2596
2597                 flags |= IORESOURCE_MEM_64;
2598
2599                 /* entry too big, can't use */
2600                 if (!support_64 && max_offset_upper)
2601                         goto out;
2602
2603                 if (support_64)
2604                         end += ((u64)max_offset_upper << 32);
2605         }
2606
2607         if (end < start) {
2608                 pci_err(dev, "EA Entry crosses address boundary\n");
2609                 goto out;
2610         }
2611
2612         if (ent_size != ent_offset - offset) {
2613                 pci_err(dev, "EA Entry Size (%d) does not match length read (%d)\n",
2614                         ent_size, ent_offset - offset);
2615                 goto out;
2616         }
2617
2618         res->name = pci_name(dev);
2619         res->start = start;
2620         res->end = end;
2621         res->flags = flags;
2622
2623         if (bei <= PCI_EA_BEI_BAR5)
2624                 pci_printk(KERN_DEBUG, dev, "BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2625                            bei, res, prop);
2626         else if (bei == PCI_EA_BEI_ROM)
2627                 pci_printk(KERN_DEBUG, dev, "ROM: %pR (from Enhanced Allocation, properties %#02x)\n",
2628                            res, prop);
2629         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5)
2630                 pci_printk(KERN_DEBUG, dev, "VF BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2631                            bei - PCI_EA_BEI_VF_BAR0, res, prop);
2632         else
2633                 pci_printk(KERN_DEBUG, dev, "BEI %d res: %pR (from Enhanced Allocation, properties %#02x)\n",
2634                            bei, res, prop);
2635
2636 out:
2637         return offset + ent_size;
2638 }
2639
2640 /* Enhanced Allocation Initialization */
2641 void pci_ea_init(struct pci_dev *dev)
2642 {
2643         int ea;
2644         u8 num_ent;
2645         int offset;
2646         int i;
2647
2648         /* find PCI EA capability in list */
2649         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
2650         if (!ea)
2651                 return;
2652
2653         /* determine the number of entries */
2654         pci_bus_read_config_byte(dev->bus, dev->devfn, ea + PCI_EA_NUM_ENT,
2655                                         &num_ent);
2656         num_ent &= PCI_EA_NUM_ENT_MASK;
2657
2658         offset = ea + PCI_EA_FIRST_ENT;
2659
2660         /* Skip DWORD 2 for type 1 functions */
2661         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE)
2662                 offset += 4;
2663
2664         /* parse each EA entry */
2665         for (i = 0; i < num_ent; ++i)
2666                 offset = pci_ea_read(dev, offset);
2667 }
2668
2669 static void pci_add_saved_cap(struct pci_dev *pci_dev,
2670         struct pci_cap_saved_state *new_cap)
2671 {
2672         hlist_add_head(&new_cap->next, &pci_dev->saved_cap_space);
2673 }
2674
2675 /**
2676  * _pci_add_cap_save_buffer - allocate buffer for saving given
2677  *                            capability registers
2678  * @dev: the PCI device
2679  * @cap: the capability to allocate the buffer for
2680  * @extended: Standard or Extended capability ID
2681  * @size: requested size of the buffer
2682  */
2683 static int _pci_add_cap_save_buffer(struct pci_dev *dev, u16 cap,
2684                                     bool extended, unsigned int size)
2685 {
2686         int pos;
2687         struct pci_cap_saved_state *save_state;
2688
2689         if (extended)
2690                 pos = pci_find_ext_capability(dev, cap);
2691         else
2692                 pos = pci_find_capability(dev, cap);
2693
2694         if (!pos)
2695                 return 0;
2696
2697         save_state = kzalloc(sizeof(*save_state) + size, GFP_KERNEL);
2698         if (!save_state)
2699                 return -ENOMEM;
2700
2701         save_state->cap.cap_nr = cap;
2702         save_state->cap.cap_extended = extended;
2703         save_state->cap.size = size;
2704         pci_add_saved_cap(dev, save_state);
2705
2706         return 0;
2707 }
2708
2709 int pci_add_cap_save_buffer(struct pci_dev *dev, char cap, unsigned int size)
2710 {
2711         return _pci_add_cap_save_buffer(dev, cap, false, size);
2712 }
2713
2714 int pci_add_ext_cap_save_buffer(struct pci_dev *dev, u16 cap, unsigned int size)
2715 {
2716         return _pci_add_cap_save_buffer(dev, cap, true, size);
2717 }
2718
2719 /**
2720  * pci_allocate_cap_save_buffers - allocate buffers for saving capabilities
2721  * @dev: the PCI device
2722  */
2723 void pci_allocate_cap_save_buffers(struct pci_dev *dev)
2724 {
2725         int error;
2726
2727         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_EXP,
2728                                         PCI_EXP_SAVE_REGS * sizeof(u16));
2729         if (error)
2730                 pci_err(dev, "unable to preallocate PCI Express save buffer\n");
2731
2732         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_PCIX, sizeof(u16));
2733         if (error)
2734                 pci_err(dev, "unable to preallocate PCI-X save buffer\n");
2735
2736         pci_allocate_vc_save_buffers(dev);
2737 }
2738
2739 void pci_free_cap_save_buffers(struct pci_dev *dev)
2740 {
2741         struct pci_cap_saved_state *tmp;
2742         struct hlist_node *n;
2743
2744         hlist_for_each_entry_safe(tmp, n, &dev->saved_cap_space, next)
2745                 kfree(tmp);
2746 }
2747
2748 /**
2749  * pci_configure_ari - enable or disable ARI forwarding
2750  * @dev: the PCI device
2751  *
2752  * If @dev and its upstream bridge both support ARI, enable ARI in the
2753  * bridge.  Otherwise, disable ARI in the bridge.
2754  */
2755 void pci_configure_ari(struct pci_dev *dev)
2756 {
2757         u32 cap;
2758         struct pci_dev *bridge;
2759
2760         if (pcie_ari_disabled || !pci_is_pcie(dev) || dev->devfn)
2761                 return;
2762
2763         bridge = dev->bus->self;
2764         if (!bridge)
2765                 return;
2766
2767         pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
2768         if (!(cap & PCI_EXP_DEVCAP2_ARI))
2769                 return;
2770
2771         if (pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI)) {
2772                 pcie_capability_set_word(bridge, PCI_EXP_DEVCTL2,
2773                                          PCI_EXP_DEVCTL2_ARI);
2774                 bridge->ari_enabled = 1;
2775         } else {
2776                 pcie_capability_clear_word(bridge, PCI_EXP_DEVCTL2,
2777                                            PCI_EXP_DEVCTL2_ARI);
2778                 bridge->ari_enabled = 0;
2779         }
2780 }
2781
2782 static int pci_acs_enable;
2783
2784 /**
2785  * pci_request_acs - ask for ACS to be enabled if supported
2786  */
2787 void pci_request_acs(void)
2788 {
2789         pci_acs_enable = 1;
2790 }
2791
2792 /**
2793  * pci_std_enable_acs - enable ACS on devices using standard ACS capabilites
2794  * @dev: the PCI device
2795  */
2796 static void pci_std_enable_acs(struct pci_dev *dev)
2797 {
2798         int pos;
2799         u16 cap;
2800         u16 ctrl;
2801
2802         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ACS);
2803         if (!pos)
2804                 return;
2805
2806         pci_read_config_word(dev, pos + PCI_ACS_CAP, &cap);
2807         pci_read_config_word(dev, pos + PCI_ACS_CTRL, &ctrl);
2808
2809         /* Source Validation */
2810         ctrl |= (cap & PCI_ACS_SV);
2811
2812         /* P2P Request Redirect */
2813         ctrl |= (cap & PCI_ACS_RR);
2814
2815         /* P2P Completion Redirect */
2816         ctrl |= (cap & PCI_ACS_CR);
2817
2818         /* Upstream Forwarding */
2819         ctrl |= (cap & PCI_ACS_UF);
2820
2821         pci_write_config_word(dev, pos + PCI_ACS_CTRL, ctrl);
2822 }
2823
2824 /**
2825  * pci_enable_acs - enable ACS if hardware support it
2826  * @dev: the PCI device
2827  */
2828 void pci_enable_acs(struct pci_dev *dev)
2829 {
2830         if (!pci_acs_enable)
2831                 return;
2832
2833         if (!pci_dev_specific_enable_acs(dev))
2834                 return;
2835
2836         pci_std_enable_acs(dev);
2837 }
2838
2839 static bool pci_acs_flags_enabled(struct pci_dev *pdev, u16 acs_flags)
2840 {
2841         int pos;
2842         u16 cap, ctrl;
2843
2844         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ACS);
2845         if (!pos)
2846                 return false;
2847
2848         /*
2849          * Except for egress control, capabilities are either required
2850          * or only required if controllable.  Features missing from the
2851          * capability field can therefore be assumed as hard-wired enabled.
2852          */
2853         pci_read_config_word(pdev, pos + PCI_ACS_CAP, &cap);
2854         acs_flags &= (cap | PCI_ACS_EC);
2855
2856         pci_read_config_word(pdev, pos + PCI_ACS_CTRL, &ctrl);
2857         return (ctrl & acs_flags) == acs_flags;
2858 }
2859
2860 /**
2861  * pci_acs_enabled - test ACS against required flags for a given device
2862  * @pdev: device to test
2863  * @acs_flags: required PCI ACS flags
2864  *
2865  * Return true if the device supports the provided flags.  Automatically
2866  * filters out flags that are not implemented on multifunction devices.
2867  *
2868  * Note that this interface checks the effective ACS capabilities of the
2869  * device rather than the actual capabilities.  For instance, most single
2870  * function endpoints are not required to support ACS because they have no
2871  * opportunity for peer-to-peer access.  We therefore return 'true'
2872  * regardless of whether the device exposes an ACS capability.  This makes
2873  * it much easier for callers of this function to ignore the actual type
2874  * or topology of the device when testing ACS support.
2875  */
2876 bool pci_acs_enabled(struct pci_dev *pdev, u16 acs_flags)
2877 {
2878         int ret;
2879
2880         ret = pci_dev_specific_acs_enabled(pdev, acs_flags);
2881         if (ret >= 0)
2882                 return ret > 0;
2883
2884         /*
2885          * Conventional PCI and PCI-X devices never support ACS, either
2886          * effectively or actually.  The shared bus topology implies that
2887          * any device on the bus can receive or snoop DMA.
2888          */
2889         if (!pci_is_pcie(pdev))
2890                 return false;
2891
2892         switch (pci_pcie_type(pdev)) {
2893         /*
2894          * PCI/X-to-PCIe bridges are not specifically mentioned by the spec,
2895          * but since their primary interface is PCI/X, we conservatively
2896          * handle them as we would a non-PCIe device.
2897          */
2898         case PCI_EXP_TYPE_PCIE_BRIDGE:
2899         /*
2900          * PCIe 3.0, 6.12.1 excludes ACS on these devices.  "ACS is never
2901          * applicable... must never implement an ACS Extended Capability...".
2902          * This seems arbitrary, but we take a conservative interpretation
2903          * of this statement.
2904          */
2905         case PCI_EXP_TYPE_PCI_BRIDGE:
2906         case PCI_EXP_TYPE_RC_EC:
2907                 return false;
2908         /*
2909          * PCIe 3.0, 6.12.1.1 specifies that downstream and root ports should
2910          * implement ACS in order to indicate their peer-to-peer capabilities,
2911          * regardless of whether they are single- or multi-function devices.
2912          */
2913         case PCI_EXP_TYPE_DOWNSTREAM:
2914         case PCI_EXP_TYPE_ROOT_PORT:
2915                 return pci_acs_flags_enabled(pdev, acs_flags);
2916         /*
2917          * PCIe 3.0, 6.12.1.2 specifies ACS capabilities that should be
2918          * implemented by the remaining PCIe types to indicate peer-to-peer
2919          * capabilities, but only when they are part of a multifunction
2920          * device.  The footnote for section 6.12 indicates the specific
2921          * PCIe types included here.
2922          */
2923         case PCI_EXP_TYPE_ENDPOINT:
2924         case PCI_EXP_TYPE_UPSTREAM:
2925         case PCI_EXP_TYPE_LEG_END:
2926         case PCI_EXP_TYPE_RC_END:
2927                 if (!pdev->multifunction)
2928                         break;
2929
2930                 return pci_acs_flags_enabled(pdev, acs_flags);
2931         }
2932
2933         /*
2934          * PCIe 3.0, 6.12.1.3 specifies no ACS capabilities are applicable
2935          * to single function devices with the exception of downstream ports.
2936          */
2937         return true;
2938 }
2939
2940 /**
2941  * pci_acs_path_enable - test ACS flags from start to end in a hierarchy
2942  * @start: starting downstream device
2943  * @end: ending upstream device or NULL to search to the root bus
2944  * @acs_flags: required flags
2945  *
2946  * Walk up a device tree from start to end testing PCI ACS support.  If
2947  * any step along the way does not support the required flags, return false.
2948  */
2949 bool pci_acs_path_enabled(struct pci_dev *start,
2950                           struct pci_dev *end, u16 acs_flags)
2951 {
2952         struct pci_dev *pdev, *parent = start;
2953
2954         do {
2955                 pdev = parent;
2956
2957                 if (!pci_acs_enabled(pdev, acs_flags))
2958                         return false;
2959
2960                 if (pci_is_root_bus(pdev->bus))
2961                         return (end == NULL);
2962
2963                 parent = pdev->bus->self;
2964         } while (pdev != end);
2965
2966         return true;
2967 }
2968
2969 /**
2970  * pci_rebar_find_pos - find position of resize ctrl reg for BAR
2971  * @pdev: PCI device
2972  * @bar: BAR to find
2973  *
2974  * Helper to find the position of the ctrl register for a BAR.
2975  * Returns -ENOTSUPP if resizable BARs are not supported at all.
2976  * Returns -ENOENT if no ctrl register for the BAR could be found.
2977  */
2978 static int pci_rebar_find_pos(struct pci_dev *pdev, int bar)
2979 {
2980         unsigned int pos, nbars, i;
2981         u32 ctrl;
2982
2983         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_REBAR);
2984         if (!pos)
2985                 return -ENOTSUPP;
2986
2987         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
2988         nbars = (ctrl & PCI_REBAR_CTRL_NBAR_MASK) >>
2989                     PCI_REBAR_CTRL_NBAR_SHIFT;
2990
2991         for (i = 0; i < nbars; i++, pos += 8) {
2992                 int bar_idx;
2993
2994                 pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
2995                 bar_idx = ctrl & PCI_REBAR_CTRL_BAR_IDX;
2996                 if (bar_idx == bar)
2997                         return pos;
2998         }
2999
3000         return -ENOENT;
3001 }
3002
3003 /**
3004  * pci_rebar_get_possible_sizes - get possible sizes for BAR
3005  * @pdev: PCI device
3006  * @bar: BAR to query
3007  *
3008  * Get the possible sizes of a resizable BAR as bitmask defined in the spec
3009  * (bit 0=1MB, bit 19=512GB). Returns 0 if BAR isn't resizable.
3010  */
3011 u32 pci_rebar_get_possible_sizes(struct pci_dev *pdev, int bar)
3012 {
3013         int pos;
3014         u32 cap;
3015
3016         pos = pci_rebar_find_pos(pdev, bar);
3017         if (pos < 0)
3018                 return 0;
3019
3020         pci_read_config_dword(pdev, pos + PCI_REBAR_CAP, &cap);
3021         return (cap & PCI_REBAR_CAP_SIZES) >> 4;
3022 }
3023
3024 /**
3025  * pci_rebar_get_current_size - get the current size of a BAR
3026  * @pdev: PCI device
3027  * @bar: BAR to set size to
3028  *
3029  * Read the size of a BAR from the resizable BAR config.
3030  * Returns size if found or negative error code.
3031  */
3032 int pci_rebar_get_current_size(struct pci_dev *pdev, int bar)
3033 {
3034         int pos;
3035         u32 ctrl;
3036
3037         pos = pci_rebar_find_pos(pdev, bar);
3038         if (pos < 0)
3039                 return pos;
3040
3041         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3042         return (ctrl & PCI_REBAR_CTRL_BAR_SIZE) >> 8;
3043 }
3044
3045 /**
3046  * pci_rebar_set_size - set a new size for a BAR
3047  * @pdev: PCI device
3048  * @bar: BAR to set size to
3049  * @size: new size as defined in the spec (0=1MB, 19=512GB)
3050  *
3051  * Set the new size of a BAR as defined in the spec.
3052  * Returns zero if resizing was successful, error code otherwise.
3053  */
3054 int pci_rebar_set_size(struct pci_dev *pdev, int bar, int size)
3055 {
3056         int pos;
3057         u32 ctrl;
3058
3059         pos = pci_rebar_find_pos(pdev, bar);
3060         if (pos < 0)
3061                 return pos;
3062
3063         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3064         ctrl &= ~PCI_REBAR_CTRL_BAR_SIZE;
3065         ctrl |= size << 8;
3066         pci_write_config_dword(pdev, pos + PCI_REBAR_CTRL, ctrl);
3067         return 0;
3068 }
3069
3070 /**
3071  * pci_enable_atomic_ops_to_root - enable AtomicOp requests to root port
3072  * @dev: the PCI device
3073  * @cap_mask: mask of desired AtomicOp sizes, including one or more of:
3074  *      PCI_EXP_DEVCAP2_ATOMIC_COMP32
3075  *      PCI_EXP_DEVCAP2_ATOMIC_COMP64
3076  *      PCI_EXP_DEVCAP2_ATOMIC_COMP128
3077  *
3078  * Return 0 if all upstream bridges support AtomicOp routing, egress
3079  * blocking is disabled on all upstream ports, and the root port supports
3080  * the requested completion capabilities (32-bit, 64-bit and/or 128-bit
3081  * AtomicOp completion), or negative otherwise.
3082  */
3083 int pci_enable_atomic_ops_to_root(struct pci_dev *dev, u32 cap_mask)
3084 {
3085         struct pci_bus *bus = dev->bus;
3086         struct pci_dev *bridge;
3087         u32 cap, ctl2;
3088
3089         if (!pci_is_pcie(dev))
3090                 return -EINVAL;
3091
3092         /*
3093          * Per PCIe r4.0, sec 6.15, endpoints and root ports may be
3094          * AtomicOp requesters.  For now, we only support endpoints as
3095          * requesters and root ports as completers.  No endpoints as
3096          * completers, and no peer-to-peer.
3097          */
3098
3099         switch (pci_pcie_type(dev)) {
3100         case PCI_EXP_TYPE_ENDPOINT:
3101         case PCI_EXP_TYPE_LEG_END:
3102         case PCI_EXP_TYPE_RC_END:
3103                 break;
3104         default:
3105                 return -EINVAL;
3106         }
3107
3108         while (bus->parent) {
3109                 bridge = bus->self;
3110
3111                 pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
3112
3113                 switch (pci_pcie_type(bridge)) {
3114                 /* Ensure switch ports support AtomicOp routing */
3115                 case PCI_EXP_TYPE_UPSTREAM:
3116                 case PCI_EXP_TYPE_DOWNSTREAM:
3117                         if (!(cap & PCI_EXP_DEVCAP2_ATOMIC_ROUTE))
3118                                 return -EINVAL;
3119                         break;
3120
3121                 /* Ensure root port supports all the sizes we care about */
3122                 case PCI_EXP_TYPE_ROOT_PORT:
3123                         if ((cap & cap_mask) != cap_mask)
3124                                 return -EINVAL;
3125                         break;
3126                 }
3127
3128                 /* Ensure upstream ports don't block AtomicOps on egress */
3129                 if (!bridge->has_secondary_link) {
3130                         pcie_capability_read_dword(bridge, PCI_EXP_DEVCTL2,
3131                                                    &ctl2);
3132                         if (ctl2 & PCI_EXP_DEVCTL2_ATOMIC_EGRESS_BLOCK)
3133                                 return -EINVAL;
3134                 }
3135
3136                 bus = bus->parent;
3137         }
3138
3139         pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
3140                                  PCI_EXP_DEVCTL2_ATOMIC_REQ);
3141         return 0;
3142 }
3143 EXPORT_SYMBOL(pci_enable_atomic_ops_to_root);
3144
3145 /**
3146  * pci_swizzle_interrupt_pin - swizzle INTx for device behind bridge
3147  * @dev: the PCI device
3148  * @pin: the INTx pin (1=INTA, 2=INTB, 3=INTC, 4=INTD)
3149  *
3150  * Perform INTx swizzling for a device behind one level of bridge.  This is
3151  * required by section 9.1 of the PCI-to-PCI bridge specification for devices
3152  * behind bridges on add-in cards.  For devices with ARI enabled, the slot
3153  * number is always 0 (see the Implementation Note in section 2.2.8.1 of
3154  * the PCI Express Base Specification, Revision 2.1)
3155  */
3156 u8 pci_swizzle_interrupt_pin(const struct pci_dev *dev, u8 pin)
3157 {
3158         int slot;
3159
3160         if (pci_ari_enabled(dev->bus))
3161                 slot = 0;
3162         else
3163                 slot = PCI_SLOT(dev->devfn);
3164
3165         return (((pin - 1) + slot) % 4) + 1;
3166 }
3167
3168 int pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge)
3169 {
3170         u8 pin;
3171
3172         pin = dev->pin;
3173         if (!pin)
3174                 return -1;
3175
3176         while (!pci_is_root_bus(dev->bus)) {
3177                 pin = pci_swizzle_interrupt_pin(dev, pin);
3178                 dev = dev->bus->self;
3179         }
3180         *bridge = dev;
3181         return pin;
3182 }
3183
3184 /**
3185  * pci_common_swizzle - swizzle INTx all the way to root bridge
3186  * @dev: the PCI device
3187  * @pinp: pointer to the INTx pin value (1=INTA, 2=INTB, 3=INTD, 4=INTD)
3188  *
3189  * Perform INTx swizzling for a device.  This traverses through all PCI-to-PCI
3190  * bridges all the way up to a PCI root bus.
3191  */
3192 u8 pci_common_swizzle(struct pci_dev *dev, u8 *pinp)
3193 {
3194         u8 pin = *pinp;
3195
3196         while (!pci_is_root_bus(dev->bus)) {
3197                 pin = pci_swizzle_interrupt_pin(dev, pin);
3198                 dev = dev->bus->self;
3199         }
3200         *pinp = pin;
3201         return PCI_SLOT(dev->devfn);
3202 }
3203 EXPORT_SYMBOL_GPL(pci_common_swizzle);
3204
3205 /**
3206  *      pci_release_region - Release a PCI bar
3207  *      @pdev: PCI device whose resources were previously reserved by pci_request_region
3208  *      @bar: BAR to release
3209  *
3210  *      Releases the PCI I/O and memory resources previously reserved by a
3211  *      successful call to pci_request_region.  Call this function only
3212  *      after all use of the PCI regions has ceased.
3213  */
3214 void pci_release_region(struct pci_dev *pdev, int bar)
3215 {
3216         struct pci_devres *dr;
3217
3218         if (pci_resource_len(pdev, bar) == 0)
3219                 return;
3220         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO)
3221                 release_region(pci_resource_start(pdev, bar),
3222                                 pci_resource_len(pdev, bar));
3223         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM)
3224                 release_mem_region(pci_resource_start(pdev, bar),
3225                                 pci_resource_len(pdev, bar));
3226
3227         dr = find_pci_dr(pdev);
3228         if (dr)
3229                 dr->region_mask &= ~(1 << bar);
3230 }
3231 EXPORT_SYMBOL(pci_release_region);
3232
3233 /**
3234  *      __pci_request_region - Reserved PCI I/O and memory resource
3235  *      @pdev: PCI device whose resources are to be reserved
3236  *      @bar: BAR to be reserved
3237  *      @res_name: Name to be associated with resource.
3238  *      @exclusive: whether the region access is exclusive or not
3239  *
3240  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3241  *      being reserved by owner @res_name.  Do not access any
3242  *      address inside the PCI regions unless this call returns
3243  *      successfully.
3244  *
3245  *      If @exclusive is set, then the region is marked so that userspace
3246  *      is explicitly not allowed to map the resource via /dev/mem or
3247  *      sysfs MMIO access.
3248  *
3249  *      Returns 0 on success, or %EBUSY on error.  A warning
3250  *      message is also printed on failure.
3251  */
3252 static int __pci_request_region(struct pci_dev *pdev, int bar,
3253                                 const char *res_name, int exclusive)
3254 {
3255         struct pci_devres *dr;
3256
3257         if (pci_resource_len(pdev, bar) == 0)
3258                 return 0;
3259
3260         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO) {
3261                 if (!request_region(pci_resource_start(pdev, bar),
3262                             pci_resource_len(pdev, bar), res_name))
3263                         goto err_out;
3264         } else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM) {
3265                 if (!__request_mem_region(pci_resource_start(pdev, bar),
3266                                         pci_resource_len(pdev, bar), res_name,
3267                                         exclusive))
3268                         goto err_out;
3269         }
3270
3271         dr = find_pci_dr(pdev);
3272         if (dr)
3273                 dr->region_mask |= 1 << bar;
3274
3275         return 0;
3276
3277 err_out:
3278         pci_warn(pdev, "BAR %d: can't reserve %pR\n", bar,
3279                  &pdev->resource[bar]);
3280         return -EBUSY;
3281 }
3282
3283 /**
3284  *      pci_request_region - Reserve PCI I/O and memory resource
3285  *      @pdev: PCI device whose resources are to be reserved
3286  *      @bar: BAR to be reserved
3287  *      @res_name: Name to be associated with resource
3288  *
3289  *      Mark the PCI region associated with PCI device @pdev BAR @bar as
3290  *      being reserved by owner @res_name.  Do not access any
3291  *      address inside the PCI regions unless this call returns
3292  *      successfully.
3293  *
3294  *      Returns 0 on success, or %EBUSY on error.  A warning
3295  *      message is also printed on failure.
3296  */
3297 int pci_request_region(struct pci_dev *pdev, int bar, const char *res_name)
3298 {
3299         return __pci_request_region(pdev, bar, res_name, 0);
3300 }
3301 EXPORT_SYMBOL(pci_request_region);
3302
3303 /**
3304  *      pci_request_region_exclusive - Reserved PCI I/O and memory resource
3305  *      @pdev: PCI device whose resources are to be reserved
3306  *      @bar: BAR to be reserved
3307  *      @res_name: Name to be associated with resource.
3308  *
3309  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3310  *      being reserved by owner @res_name.  Do not access any
3311  *      address inside the PCI regions unless this call returns
3312  *      successfully.
3313  *
3314  *      Returns 0 on success, or %EBUSY on error.  A warning
3315  *      message is also printed on failure.
3316  *
3317  *      The key difference that _exclusive makes it that userspace is
3318  *      explicitly not allowed to map the resource via /dev/mem or
3319  *      sysfs.
3320  */
3321 int pci_request_region_exclusive(struct pci_dev *pdev, int bar,
3322                                  const char *res_name)
3323 {
3324         return __pci_request_region(pdev, bar, res_name, IORESOURCE_EXCLUSIVE);
3325 }
3326 EXPORT_SYMBOL(pci_request_region_exclusive);
3327
3328 /**
3329  * pci_release_selected_regions - Release selected PCI I/O and memory resources
3330  * @pdev: PCI device whose resources were previously reserved
3331  * @bars: Bitmask of BARs to be released
3332  *
3333  * Release selected PCI I/O and memory resources previously reserved.
3334  * Call this function only after all use of the PCI regions has ceased.
3335  */
3336 void pci_release_selected_regions(struct pci_dev *pdev, int bars)
3337 {
3338         int i;
3339
3340         for (i = 0; i < 6; i++)
3341                 if (bars & (1 << i))
3342                         pci_release_region(pdev, i);
3343 }
3344 EXPORT_SYMBOL(pci_release_selected_regions);
3345
3346 static int __pci_request_selected_regions(struct pci_dev *pdev, int bars,
3347                                           const char *res_name, int excl)
3348 {
3349         int i;
3350
3351         for (i = 0; i < 6; i++)
3352                 if (bars & (1 << i))
3353                         if (__pci_request_region(pdev, i, res_name, excl))
3354                                 goto err_out;
3355         return 0;
3356
3357 err_out:
3358         while (--i >= 0)
3359                 if (bars & (1 << i))
3360                         pci_release_region(pdev, i);
3361
3362         return -EBUSY;
3363 }
3364
3365
3366 /**
3367  * pci_request_selected_regions - Reserve selected PCI I/O and memory resources
3368  * @pdev: PCI device whose resources are to be reserved
3369  * @bars: Bitmask of BARs to be requested
3370  * @res_name: Name to be associated with resource
3371  */
3372 int pci_request_selected_regions(struct pci_dev *pdev, int bars,
3373                                  const char *res_name)
3374 {
3375         return __pci_request_selected_regions(pdev, bars, res_name, 0);
3376 }
3377 EXPORT_SYMBOL(pci_request_selected_regions);
3378
3379 int pci_request_selected_regions_exclusive(struct pci_dev *pdev, int bars,
3380                                            const char *res_name)
3381 {
3382         return __pci_request_selected_regions(pdev, bars, res_name,
3383                         IORESOURCE_EXCLUSIVE);
3384 }
3385 EXPORT_SYMBOL(pci_request_selected_regions_exclusive);
3386
3387 /**
3388  *      pci_release_regions - Release reserved PCI I/O and memory resources
3389  *      @pdev: PCI device whose resources were previously reserved by pci_request_regions
3390  *
3391  *      Releases all PCI I/O and memory resources previously reserved by a
3392  *      successful call to pci_request_regions.  Call this function only
3393  *      after all use of the PCI regions has ceased.
3394  */
3395
3396 void pci_release_regions(struct pci_dev *pdev)
3397 {
3398         pci_release_selected_regions(pdev, (1 << 6) - 1);
3399 }
3400 EXPORT_SYMBOL(pci_release_regions);
3401
3402 /**
3403  *      pci_request_regions - Reserved PCI I/O and memory resources
3404  *      @pdev: PCI device whose resources are to be reserved
3405  *      @res_name: Name to be associated with resource.
3406  *
3407  *      Mark all PCI regions associated with PCI device @pdev as
3408  *      being reserved by owner @res_name.  Do not access any
3409  *      address inside the PCI regions unless this call returns
3410  *      successfully.
3411  *
3412  *      Returns 0 on success, or %EBUSY on error.  A warning
3413  *      message is also printed on failure.
3414  */
3415 int pci_request_regions(struct pci_dev *pdev, const char *res_name)
3416 {
3417         return pci_request_selected_regions(pdev, ((1 << 6) - 1), res_name);
3418 }
3419 EXPORT_SYMBOL(pci_request_regions);
3420
3421 /**
3422  *      pci_request_regions_exclusive - Reserved PCI I/O and memory resources
3423  *      @pdev: PCI device whose resources are to be reserved
3424  *      @res_name: Name to be associated with resource.
3425  *
3426  *      Mark all PCI regions associated with PCI device @pdev as
3427  *      being reserved by owner @res_name.  Do not access any
3428  *      address inside the PCI regions unless this call returns
3429  *      successfully.
3430  *
3431  *      pci_request_regions_exclusive() will mark the region so that
3432  *      /dev/mem and the sysfs MMIO access will not be allowed.
3433  *
3434  *      Returns 0 on success, or %EBUSY on error.  A warning
3435  *      message is also printed on failure.
3436  */
3437 int pci_request_regions_exclusive(struct pci_dev *pdev, const char *res_name)
3438 {
3439         return pci_request_selected_regions_exclusive(pdev,
3440                                         ((1 << 6) - 1), res_name);
3441 }
3442 EXPORT_SYMBOL(pci_request_regions_exclusive);
3443
3444 /*
3445  * Record the PCI IO range (expressed as CPU physical address + size).
3446  * Return a negative value if an error has occured, zero otherwise
3447  */
3448 int pci_register_io_range(struct fwnode_handle *fwnode, phys_addr_t addr,
3449                         resource_size_t size)
3450 {
3451         int ret = 0;
3452 #ifdef PCI_IOBASE
3453         struct logic_pio_hwaddr *range;
3454
3455         if (!size || addr + size < addr)
3456                 return -EINVAL;
3457
3458         range = kzalloc(sizeof(*range), GFP_ATOMIC);
3459         if (!range)
3460                 return -ENOMEM;
3461
3462         range->fwnode = fwnode;
3463         range->size = size;
3464         range->hw_start = addr;
3465         range->flags = LOGIC_PIO_CPU_MMIO;
3466
3467         ret = logic_pio_register_range(range);
3468         if (ret)
3469                 kfree(range);
3470 #endif
3471
3472         return ret;
3473 }
3474
3475 phys_addr_t pci_pio_to_address(unsigned long pio)
3476 {
3477         phys_addr_t address = (phys_addr_t)OF_BAD_ADDR;
3478
3479 #ifdef PCI_IOBASE
3480         if (pio >= MMIO_UPPER_LIMIT)
3481                 return address;
3482
3483         address = logic_pio_to_hwaddr(pio);
3484 #endif
3485
3486         return address;
3487 }
3488
3489 unsigned long __weak pci_address_to_pio(phys_addr_t address)
3490 {
3491 #ifdef PCI_IOBASE
3492         return logic_pio_trans_cpuaddr(address);
3493 #else
3494         if (address > IO_SPACE_LIMIT)
3495                 return (unsigned long)-1;
3496
3497         return (unsigned long) address;
3498 #endif
3499 }
3500
3501 /**
3502  *      pci_remap_iospace - Remap the memory mapped I/O space
3503  *      @res: Resource describing the I/O space
3504  *      @phys_addr: physical address of range to be mapped
3505  *
3506  *      Remap the memory mapped I/O space described by the @res
3507  *      and the CPU physical address @phys_addr into virtual address space.
3508  *      Only architectures that have memory mapped IO functions defined
3509  *      (and the PCI_IOBASE value defined) should call this function.
3510  */
3511 int pci_remap_iospace(const struct resource *res, phys_addr_t phys_addr)
3512 {
3513 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3514         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3515
3516         if (!(res->flags & IORESOURCE_IO))
3517                 return -EINVAL;
3518
3519         if (res->end > IO_SPACE_LIMIT)
3520                 return -EINVAL;
3521
3522         return ioremap_page_range(vaddr, vaddr + resource_size(res), phys_addr,
3523                                   pgprot_device(PAGE_KERNEL));
3524 #else
3525         /* this architecture does not have memory mapped I/O space,
3526            so this function should never be called */
3527         WARN_ONCE(1, "This architecture does not support memory mapped I/O\n");
3528         return -ENODEV;
3529 #endif
3530 }
3531 EXPORT_SYMBOL(pci_remap_iospace);
3532
3533 /**
3534  *      pci_unmap_iospace - Unmap the memory mapped I/O space
3535  *      @res: resource to be unmapped
3536  *
3537  *      Unmap the CPU virtual address @res from virtual address space.
3538  *      Only architectures that have memory mapped IO functions defined
3539  *      (and the PCI_IOBASE value defined) should call this function.
3540  */
3541 void pci_unmap_iospace(struct resource *res)
3542 {
3543 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3544         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3545
3546         unmap_kernel_range(vaddr, resource_size(res));
3547 #endif
3548 }
3549 EXPORT_SYMBOL(pci_unmap_iospace);
3550
3551 /**
3552  * devm_pci_remap_cfgspace - Managed pci_remap_cfgspace()
3553  * @dev: Generic device to remap IO address for
3554  * @offset: Resource address to map
3555  * @size: Size of map
3556  *
3557  * Managed pci_remap_cfgspace().  Map is automatically unmapped on driver
3558  * detach.
3559  */
3560 void __iomem *devm_pci_remap_cfgspace(struct device *dev,
3561                                       resource_size_t offset,
3562                                       resource_size_t size)
3563 {
3564         void __iomem **ptr, *addr;
3565
3566         ptr = devres_alloc(devm_ioremap_release, sizeof(*ptr), GFP_KERNEL);
3567         if (!ptr)
3568                 return NULL;
3569
3570         addr = pci_remap_cfgspace(offset, size);
3571         if (addr) {
3572                 *ptr = addr;
3573                 devres_add(dev, ptr);
3574         } else
3575                 devres_free(ptr);
3576
3577         return addr;
3578 }
3579 EXPORT_SYMBOL(devm_pci_remap_cfgspace);
3580
3581 /**
3582  * devm_pci_remap_cfg_resource - check, request region and ioremap cfg resource
3583  * @dev: generic device to handle the resource for
3584  * @res: configuration space resource to be handled
3585  *
3586  * Checks that a resource is a valid memory region, requests the memory
3587  * region and ioremaps with pci_remap_cfgspace() API that ensures the
3588  * proper PCI configuration space memory attributes are guaranteed.
3589  *
3590  * All operations are managed and will be undone on driver detach.
3591  *
3592  * Returns a pointer to the remapped memory or an ERR_PTR() encoded error code
3593  * on failure. Usage example::
3594  *
3595  *      res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3596  *      base = devm_pci_remap_cfg_resource(&pdev->dev, res);
3597  *      if (IS_ERR(base))
3598  *              return PTR_ERR(base);
3599  */
3600 void __iomem *devm_pci_remap_cfg_resource(struct device *dev,
3601                                           struct resource *res)
3602 {
3603         resource_size_t size;
3604         const char *name;
3605         void __iomem *dest_ptr;
3606
3607         BUG_ON(!dev);
3608
3609         if (!res || resource_type(res) != IORESOURCE_MEM) {
3610                 dev_err(dev, "invalid resource\n");
3611                 return IOMEM_ERR_PTR(-EINVAL);
3612         }
3613
3614         size = resource_size(res);
3615         name = res->name ?: dev_name(dev);
3616
3617         if (!devm_request_mem_region(dev, res->start, size, name)) {
3618                 dev_err(dev, "can't request region for resource %pR\n", res);
3619                 return IOMEM_ERR_PTR(-EBUSY);
3620         }
3621
3622         dest_ptr = devm_pci_remap_cfgspace(dev, res->start, size);
3623         if (!dest_ptr) {
3624                 dev_err(dev, "ioremap failed for resource %pR\n", res);
3625                 devm_release_mem_region(dev, res->start, size);
3626                 dest_ptr = IOMEM_ERR_PTR(-ENOMEM);
3627         }
3628
3629         return dest_ptr;
3630 }
3631 EXPORT_SYMBOL(devm_pci_remap_cfg_resource);
3632
3633 static void __pci_set_master(struct pci_dev *dev, bool enable)
3634 {
3635         u16 old_cmd, cmd;
3636
3637         pci_read_config_word(dev, PCI_COMMAND, &old_cmd);
3638         if (enable)
3639                 cmd = old_cmd | PCI_COMMAND_MASTER;
3640         else
3641                 cmd = old_cmd & ~PCI_COMMAND_MASTER;
3642         if (cmd != old_cmd) {
3643                 pci_dbg(dev, "%s bus mastering\n",
3644                         enable ? "enabling" : "disabling");
3645                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3646         }
3647         dev->is_busmaster = enable;
3648 }
3649
3650 /**
3651  * pcibios_setup - process "pci=" kernel boot arguments
3652  * @str: string used to pass in "pci=" kernel boot arguments
3653  *
3654  * Process kernel boot arguments.  This is the default implementation.
3655  * Architecture specific implementations can override this as necessary.
3656  */
3657 char * __weak __init pcibios_setup(char *str)
3658 {
3659         return str;
3660 }
3661
3662 /**
3663  * pcibios_set_master - enable PCI bus-mastering for device dev
3664  * @dev: the PCI device to enable
3665  *
3666  * Enables PCI bus-mastering for the device.  This is the default
3667  * implementation.  Architecture specific implementations can override