Merge tag 'pci-v4.17-changes' of git://git.kernel.org/pub/scm/linux/kernel/git/helgaa...
[muen/linux.git] / drivers / pci / pci.c
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  * PCI Bus Services, see include/linux/pci.h for further explanation.
4  *
5  * Copyright 1993 -- 1997 Drew Eckhardt, Frederic Potter,
6  * David Mosberger-Tang
7  *
8  * Copyright 1997 -- 2000 Martin Mares <mj@ucw.cz>
9  */
10
11 #include <linux/acpi.h>
12 #include <linux/kernel.h>
13 #include <linux/delay.h>
14 #include <linux/dmi.h>
15 #include <linux/init.h>
16 #include <linux/of.h>
17 #include <linux/of_pci.h>
18 #include <linux/pci.h>
19 #include <linux/pm.h>
20 #include <linux/slab.h>
21 #include <linux/module.h>
22 #include <linux/spinlock.h>
23 #include <linux/string.h>
24 #include <linux/log2.h>
25 #include <linux/logic_pio.h>
26 #include <linux/pci-aspm.h>
27 #include <linux/pm_wakeup.h>
28 #include <linux/interrupt.h>
29 #include <linux/device.h>
30 #include <linux/pm_runtime.h>
31 #include <linux/pci_hotplug.h>
32 #include <linux/vmalloc.h>
33 #include <linux/pci-ats.h>
34 #include <asm/setup.h>
35 #include <asm/dma.h>
36 #include <linux/aer.h>
37 #include "pci.h"
38
39 const char *pci_power_names[] = {
40         "error", "D0", "D1", "D2", "D3hot", "D3cold", "unknown",
41 };
42 EXPORT_SYMBOL_GPL(pci_power_names);
43
44 int isa_dma_bridge_buggy;
45 EXPORT_SYMBOL(isa_dma_bridge_buggy);
46
47 int pci_pci_problems;
48 EXPORT_SYMBOL(pci_pci_problems);
49
50 unsigned int pci_pm_d3_delay;
51
52 static void pci_pme_list_scan(struct work_struct *work);
53
54 static LIST_HEAD(pci_pme_list);
55 static DEFINE_MUTEX(pci_pme_list_mutex);
56 static DECLARE_DELAYED_WORK(pci_pme_work, pci_pme_list_scan);
57
58 struct pci_pme_device {
59         struct list_head list;
60         struct pci_dev *dev;
61 };
62
63 #define PME_TIMEOUT 1000 /* How long between PME checks */
64
65 static void pci_dev_d3_sleep(struct pci_dev *dev)
66 {
67         unsigned int delay = dev->d3_delay;
68
69         if (delay < pci_pm_d3_delay)
70                 delay = pci_pm_d3_delay;
71
72         if (delay)
73                 msleep(delay);
74 }
75
76 #ifdef CONFIG_PCI_DOMAINS
77 int pci_domains_supported = 1;
78 #endif
79
80 #define DEFAULT_CARDBUS_IO_SIZE         (256)
81 #define DEFAULT_CARDBUS_MEM_SIZE        (64*1024*1024)
82 /* pci=cbmemsize=nnM,cbiosize=nn can override this */
83 unsigned long pci_cardbus_io_size = DEFAULT_CARDBUS_IO_SIZE;
84 unsigned long pci_cardbus_mem_size = DEFAULT_CARDBUS_MEM_SIZE;
85
86 #define DEFAULT_HOTPLUG_IO_SIZE         (256)
87 #define DEFAULT_HOTPLUG_MEM_SIZE        (2*1024*1024)
88 /* pci=hpmemsize=nnM,hpiosize=nn can override this */
89 unsigned long pci_hotplug_io_size  = DEFAULT_HOTPLUG_IO_SIZE;
90 unsigned long pci_hotplug_mem_size = DEFAULT_HOTPLUG_MEM_SIZE;
91
92 #define DEFAULT_HOTPLUG_BUS_SIZE        1
93 unsigned long pci_hotplug_bus_size = DEFAULT_HOTPLUG_BUS_SIZE;
94
95 enum pcie_bus_config_types pcie_bus_config = PCIE_BUS_DEFAULT;
96
97 /*
98  * The default CLS is used if arch didn't set CLS explicitly and not
99  * all pci devices agree on the same value.  Arch can override either
100  * the dfl or actual value as it sees fit.  Don't forget this is
101  * measured in 32-bit words, not bytes.
102  */
103 u8 pci_dfl_cache_line_size = L1_CACHE_BYTES >> 2;
104 u8 pci_cache_line_size;
105
106 /*
107  * If we set up a device for bus mastering, we need to check the latency
108  * timer as certain BIOSes forget to set it properly.
109  */
110 unsigned int pcibios_max_latency = 255;
111
112 /* If set, the PCIe ARI capability will not be used. */
113 static bool pcie_ari_disabled;
114
115 /* Disable bridge_d3 for all PCIe ports */
116 static bool pci_bridge_d3_disable;
117 /* Force bridge_d3 for all PCIe ports */
118 static bool pci_bridge_d3_force;
119
120 static int __init pcie_port_pm_setup(char *str)
121 {
122         if (!strcmp(str, "off"))
123                 pci_bridge_d3_disable = true;
124         else if (!strcmp(str, "force"))
125                 pci_bridge_d3_force = true;
126         return 1;
127 }
128 __setup("pcie_port_pm=", pcie_port_pm_setup);
129
130 /* Time to wait after a reset for device to become responsive */
131 #define PCIE_RESET_READY_POLL_MS 60000
132
133 /**
134  * pci_bus_max_busnr - returns maximum PCI bus number of given bus' children
135  * @bus: pointer to PCI bus structure to search
136  *
137  * Given a PCI bus, returns the highest PCI bus number present in the set
138  * including the given PCI bus and its list of child PCI buses.
139  */
140 unsigned char pci_bus_max_busnr(struct pci_bus *bus)
141 {
142         struct pci_bus *tmp;
143         unsigned char max, n;
144
145         max = bus->busn_res.end;
146         list_for_each_entry(tmp, &bus->children, node) {
147                 n = pci_bus_max_busnr(tmp);
148                 if (n > max)
149                         max = n;
150         }
151         return max;
152 }
153 EXPORT_SYMBOL_GPL(pci_bus_max_busnr);
154
155 #ifdef CONFIG_HAS_IOMEM
156 void __iomem *pci_ioremap_bar(struct pci_dev *pdev, int bar)
157 {
158         struct resource *res = &pdev->resource[bar];
159
160         /*
161          * Make sure the BAR is actually a memory resource, not an IO resource
162          */
163         if (res->flags & IORESOURCE_UNSET || !(res->flags & IORESOURCE_MEM)) {
164                 pci_warn(pdev, "can't ioremap BAR %d: %pR\n", bar, res);
165                 return NULL;
166         }
167         return ioremap_nocache(res->start, resource_size(res));
168 }
169 EXPORT_SYMBOL_GPL(pci_ioremap_bar);
170
171 void __iomem *pci_ioremap_wc_bar(struct pci_dev *pdev, int bar)
172 {
173         /*
174          * Make sure the BAR is actually a memory resource, not an IO resource
175          */
176         if (!(pci_resource_flags(pdev, bar) & IORESOURCE_MEM)) {
177                 WARN_ON(1);
178                 return NULL;
179         }
180         return ioremap_wc(pci_resource_start(pdev, bar),
181                           pci_resource_len(pdev, bar));
182 }
183 EXPORT_SYMBOL_GPL(pci_ioremap_wc_bar);
184 #endif
185
186
187 static int __pci_find_next_cap_ttl(struct pci_bus *bus, unsigned int devfn,
188                                    u8 pos, int cap, int *ttl)
189 {
190         u8 id;
191         u16 ent;
192
193         pci_bus_read_config_byte(bus, devfn, pos, &pos);
194
195         while ((*ttl)--) {
196                 if (pos < 0x40)
197                         break;
198                 pos &= ~3;
199                 pci_bus_read_config_word(bus, devfn, pos, &ent);
200
201                 id = ent & 0xff;
202                 if (id == 0xff)
203                         break;
204                 if (id == cap)
205                         return pos;
206                 pos = (ent >> 8);
207         }
208         return 0;
209 }
210
211 static int __pci_find_next_cap(struct pci_bus *bus, unsigned int devfn,
212                                u8 pos, int cap)
213 {
214         int ttl = PCI_FIND_CAP_TTL;
215
216         return __pci_find_next_cap_ttl(bus, devfn, pos, cap, &ttl);
217 }
218
219 int pci_find_next_capability(struct pci_dev *dev, u8 pos, int cap)
220 {
221         return __pci_find_next_cap(dev->bus, dev->devfn,
222                                    pos + PCI_CAP_LIST_NEXT, cap);
223 }
224 EXPORT_SYMBOL_GPL(pci_find_next_capability);
225
226 static int __pci_bus_find_cap_start(struct pci_bus *bus,
227                                     unsigned int devfn, u8 hdr_type)
228 {
229         u16 status;
230
231         pci_bus_read_config_word(bus, devfn, PCI_STATUS, &status);
232         if (!(status & PCI_STATUS_CAP_LIST))
233                 return 0;
234
235         switch (hdr_type) {
236         case PCI_HEADER_TYPE_NORMAL:
237         case PCI_HEADER_TYPE_BRIDGE:
238                 return PCI_CAPABILITY_LIST;
239         case PCI_HEADER_TYPE_CARDBUS:
240                 return PCI_CB_CAPABILITY_LIST;
241         }
242
243         return 0;
244 }
245
246 /**
247  * pci_find_capability - query for devices' capabilities
248  * @dev: PCI device to query
249  * @cap: capability code
250  *
251  * Tell if a device supports a given PCI capability.
252  * Returns the address of the requested capability structure within the
253  * device's PCI configuration space or 0 in case the device does not
254  * support it.  Possible values for @cap:
255  *
256  *  %PCI_CAP_ID_PM           Power Management
257  *  %PCI_CAP_ID_AGP          Accelerated Graphics Port
258  *  %PCI_CAP_ID_VPD          Vital Product Data
259  *  %PCI_CAP_ID_SLOTID       Slot Identification
260  *  %PCI_CAP_ID_MSI          Message Signalled Interrupts
261  *  %PCI_CAP_ID_CHSWP        CompactPCI HotSwap
262  *  %PCI_CAP_ID_PCIX         PCI-X
263  *  %PCI_CAP_ID_EXP          PCI Express
264  */
265 int pci_find_capability(struct pci_dev *dev, int cap)
266 {
267         int pos;
268
269         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
270         if (pos)
271                 pos = __pci_find_next_cap(dev->bus, dev->devfn, pos, cap);
272
273         return pos;
274 }
275 EXPORT_SYMBOL(pci_find_capability);
276
277 /**
278  * pci_bus_find_capability - query for devices' capabilities
279  * @bus:   the PCI bus to query
280  * @devfn: PCI device to query
281  * @cap:   capability code
282  *
283  * Like pci_find_capability() but works for pci devices that do not have a
284  * pci_dev structure set up yet.
285  *
286  * Returns the address of the requested capability structure within the
287  * device's PCI configuration space or 0 in case the device does not
288  * support it.
289  */
290 int pci_bus_find_capability(struct pci_bus *bus, unsigned int devfn, int cap)
291 {
292         int pos;
293         u8 hdr_type;
294
295         pci_bus_read_config_byte(bus, devfn, PCI_HEADER_TYPE, &hdr_type);
296
297         pos = __pci_bus_find_cap_start(bus, devfn, hdr_type & 0x7f);
298         if (pos)
299                 pos = __pci_find_next_cap(bus, devfn, pos, cap);
300
301         return pos;
302 }
303 EXPORT_SYMBOL(pci_bus_find_capability);
304
305 /**
306  * pci_find_next_ext_capability - Find an extended capability
307  * @dev: PCI device to query
308  * @start: address at which to start looking (0 to start at beginning of list)
309  * @cap: capability code
310  *
311  * Returns the address of the next matching extended capability structure
312  * within the device's PCI configuration space or 0 if the device does
313  * not support it.  Some capabilities can occur several times, e.g., the
314  * vendor-specific capability, and this provides a way to find them all.
315  */
316 int pci_find_next_ext_capability(struct pci_dev *dev, int start, int cap)
317 {
318         u32 header;
319         int ttl;
320         int pos = PCI_CFG_SPACE_SIZE;
321
322         /* minimum 8 bytes per capability */
323         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
324
325         if (dev->cfg_size <= PCI_CFG_SPACE_SIZE)
326                 return 0;
327
328         if (start)
329                 pos = start;
330
331         if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
332                 return 0;
333
334         /*
335          * If we have no capabilities, this is indicated by cap ID,
336          * cap version and next pointer all being 0.
337          */
338         if (header == 0)
339                 return 0;
340
341         while (ttl-- > 0) {
342                 if (PCI_EXT_CAP_ID(header) == cap && pos != start)
343                         return pos;
344
345                 pos = PCI_EXT_CAP_NEXT(header);
346                 if (pos < PCI_CFG_SPACE_SIZE)
347                         break;
348
349                 if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
350                         break;
351         }
352
353         return 0;
354 }
355 EXPORT_SYMBOL_GPL(pci_find_next_ext_capability);
356
357 /**
358  * pci_find_ext_capability - Find an extended capability
359  * @dev: PCI device to query
360  * @cap: capability code
361  *
362  * Returns the address of the requested extended capability structure
363  * within the device's PCI configuration space or 0 if the device does
364  * not support it.  Possible values for @cap:
365  *
366  *  %PCI_EXT_CAP_ID_ERR         Advanced Error Reporting
367  *  %PCI_EXT_CAP_ID_VC          Virtual Channel
368  *  %PCI_EXT_CAP_ID_DSN         Device Serial Number
369  *  %PCI_EXT_CAP_ID_PWR         Power Budgeting
370  */
371 int pci_find_ext_capability(struct pci_dev *dev, int cap)
372 {
373         return pci_find_next_ext_capability(dev, 0, cap);
374 }
375 EXPORT_SYMBOL_GPL(pci_find_ext_capability);
376
377 static int __pci_find_next_ht_cap(struct pci_dev *dev, int pos, int ht_cap)
378 {
379         int rc, ttl = PCI_FIND_CAP_TTL;
380         u8 cap, mask;
381
382         if (ht_cap == HT_CAPTYPE_SLAVE || ht_cap == HT_CAPTYPE_HOST)
383                 mask = HT_3BIT_CAP_MASK;
384         else
385                 mask = HT_5BIT_CAP_MASK;
386
387         pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn, pos,
388                                       PCI_CAP_ID_HT, &ttl);
389         while (pos) {
390                 rc = pci_read_config_byte(dev, pos + 3, &cap);
391                 if (rc != PCIBIOS_SUCCESSFUL)
392                         return 0;
393
394                 if ((cap & mask) == ht_cap)
395                         return pos;
396
397                 pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn,
398                                               pos + PCI_CAP_LIST_NEXT,
399                                               PCI_CAP_ID_HT, &ttl);
400         }
401
402         return 0;
403 }
404 /**
405  * pci_find_next_ht_capability - query a device's Hypertransport capabilities
406  * @dev: PCI device to query
407  * @pos: Position from which to continue searching
408  * @ht_cap: Hypertransport capability code
409  *
410  * To be used in conjunction with pci_find_ht_capability() to search for
411  * all capabilities matching @ht_cap. @pos should always be a value returned
412  * from pci_find_ht_capability().
413  *
414  * NB. To be 100% safe against broken PCI devices, the caller should take
415  * steps to avoid an infinite loop.
416  */
417 int pci_find_next_ht_capability(struct pci_dev *dev, int pos, int ht_cap)
418 {
419         return __pci_find_next_ht_cap(dev, pos + PCI_CAP_LIST_NEXT, ht_cap);
420 }
421 EXPORT_SYMBOL_GPL(pci_find_next_ht_capability);
422
423 /**
424  * pci_find_ht_capability - query a device's Hypertransport capabilities
425  * @dev: PCI device to query
426  * @ht_cap: Hypertransport capability code
427  *
428  * Tell if a device supports a given Hypertransport capability.
429  * Returns an address within the device's PCI configuration space
430  * or 0 in case the device does not support the request capability.
431  * The address points to the PCI capability, of type PCI_CAP_ID_HT,
432  * which has a Hypertransport capability matching @ht_cap.
433  */
434 int pci_find_ht_capability(struct pci_dev *dev, int ht_cap)
435 {
436         int pos;
437
438         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
439         if (pos)
440                 pos = __pci_find_next_ht_cap(dev, pos, ht_cap);
441
442         return pos;
443 }
444 EXPORT_SYMBOL_GPL(pci_find_ht_capability);
445
446 /**
447  * pci_find_parent_resource - return resource region of parent bus of given region
448  * @dev: PCI device structure contains resources to be searched
449  * @res: child resource record for which parent is sought
450  *
451  *  For given resource region of given device, return the resource
452  *  region of parent bus the given region is contained in.
453  */
454 struct resource *pci_find_parent_resource(const struct pci_dev *dev,
455                                           struct resource *res)
456 {
457         const struct pci_bus *bus = dev->bus;
458         struct resource *r;
459         int i;
460
461         pci_bus_for_each_resource(bus, r, i) {
462                 if (!r)
463                         continue;
464                 if (resource_contains(r, res)) {
465
466                         /*
467                          * If the window is prefetchable but the BAR is
468                          * not, the allocator made a mistake.
469                          */
470                         if (r->flags & IORESOURCE_PREFETCH &&
471                             !(res->flags & IORESOURCE_PREFETCH))
472                                 return NULL;
473
474                         /*
475                          * If we're below a transparent bridge, there may
476                          * be both a positively-decoded aperture and a
477                          * subtractively-decoded region that contain the BAR.
478                          * We want the positively-decoded one, so this depends
479                          * on pci_bus_for_each_resource() giving us those
480                          * first.
481                          */
482                         return r;
483                 }
484         }
485         return NULL;
486 }
487 EXPORT_SYMBOL(pci_find_parent_resource);
488
489 /**
490  * pci_find_resource - Return matching PCI device resource
491  * @dev: PCI device to query
492  * @res: Resource to look for
493  *
494  * Goes over standard PCI resources (BARs) and checks if the given resource
495  * is partially or fully contained in any of them. In that case the
496  * matching resource is returned, %NULL otherwise.
497  */
498 struct resource *pci_find_resource(struct pci_dev *dev, struct resource *res)
499 {
500         int i;
501
502         for (i = 0; i < PCI_ROM_RESOURCE; i++) {
503                 struct resource *r = &dev->resource[i];
504
505                 if (r->start && resource_contains(r, res))
506                         return r;
507         }
508
509         return NULL;
510 }
511 EXPORT_SYMBOL(pci_find_resource);
512
513 /**
514  * pci_find_pcie_root_port - return PCIe Root Port
515  * @dev: PCI device to query
516  *
517  * Traverse up the parent chain and return the PCIe Root Port PCI Device
518  * for a given PCI Device.
519  */
520 struct pci_dev *pci_find_pcie_root_port(struct pci_dev *dev)
521 {
522         struct pci_dev *bridge, *highest_pcie_bridge = dev;
523
524         bridge = pci_upstream_bridge(dev);
525         while (bridge && pci_is_pcie(bridge)) {
526                 highest_pcie_bridge = bridge;
527                 bridge = pci_upstream_bridge(bridge);
528         }
529
530         if (pci_pcie_type(highest_pcie_bridge) != PCI_EXP_TYPE_ROOT_PORT)
531                 return NULL;
532
533         return highest_pcie_bridge;
534 }
535 EXPORT_SYMBOL(pci_find_pcie_root_port);
536
537 /**
538  * pci_wait_for_pending - wait for @mask bit(s) to clear in status word @pos
539  * @dev: the PCI device to operate on
540  * @pos: config space offset of status word
541  * @mask: mask of bit(s) to care about in status word
542  *
543  * Return 1 when mask bit(s) in status word clear, 0 otherwise.
544  */
545 int pci_wait_for_pending(struct pci_dev *dev, int pos, u16 mask)
546 {
547         int i;
548
549         /* Wait for Transaction Pending bit clean */
550         for (i = 0; i < 4; i++) {
551                 u16 status;
552                 if (i)
553                         msleep((1 << (i - 1)) * 100);
554
555                 pci_read_config_word(dev, pos, &status);
556                 if (!(status & mask))
557                         return 1;
558         }
559
560         return 0;
561 }
562
563 /**
564  * pci_restore_bars - restore a device's BAR values (e.g. after wake-up)
565  * @dev: PCI device to have its BARs restored
566  *
567  * Restore the BAR values for a given device, so as to make it
568  * accessible by its driver.
569  */
570 static void pci_restore_bars(struct pci_dev *dev)
571 {
572         int i;
573
574         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++)
575                 pci_update_resource(dev, i);
576 }
577
578 static const struct pci_platform_pm_ops *pci_platform_pm;
579
580 int pci_set_platform_pm(const struct pci_platform_pm_ops *ops)
581 {
582         if (!ops->is_manageable || !ops->set_state  || !ops->get_state ||
583             !ops->choose_state  || !ops->set_wakeup || !ops->need_resume)
584                 return -EINVAL;
585         pci_platform_pm = ops;
586         return 0;
587 }
588
589 static inline bool platform_pci_power_manageable(struct pci_dev *dev)
590 {
591         return pci_platform_pm ? pci_platform_pm->is_manageable(dev) : false;
592 }
593
594 static inline int platform_pci_set_power_state(struct pci_dev *dev,
595                                                pci_power_t t)
596 {
597         return pci_platform_pm ? pci_platform_pm->set_state(dev, t) : -ENOSYS;
598 }
599
600 static inline pci_power_t platform_pci_get_power_state(struct pci_dev *dev)
601 {
602         return pci_platform_pm ? pci_platform_pm->get_state(dev) : PCI_UNKNOWN;
603 }
604
605 static inline pci_power_t platform_pci_choose_state(struct pci_dev *dev)
606 {
607         return pci_platform_pm ?
608                         pci_platform_pm->choose_state(dev) : PCI_POWER_ERROR;
609 }
610
611 static inline int platform_pci_set_wakeup(struct pci_dev *dev, bool enable)
612 {
613         return pci_platform_pm ?
614                         pci_platform_pm->set_wakeup(dev, enable) : -ENODEV;
615 }
616
617 static inline bool platform_pci_need_resume(struct pci_dev *dev)
618 {
619         return pci_platform_pm ? pci_platform_pm->need_resume(dev) : false;
620 }
621
622 /**
623  * pci_raw_set_power_state - Use PCI PM registers to set the power state of
624  *                           given PCI device
625  * @dev: PCI device to handle.
626  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
627  *
628  * RETURN VALUE:
629  * -EINVAL if the requested state is invalid.
630  * -EIO if device does not support PCI PM or its PM capabilities register has a
631  * wrong version, or device doesn't support the requested state.
632  * 0 if device already is in the requested state.
633  * 0 if device's power state has been successfully changed.
634  */
635 static int pci_raw_set_power_state(struct pci_dev *dev, pci_power_t state)
636 {
637         u16 pmcsr;
638         bool need_restore = false;
639
640         /* Check if we're already there */
641         if (dev->current_state == state)
642                 return 0;
643
644         if (!dev->pm_cap)
645                 return -EIO;
646
647         if (state < PCI_D0 || state > PCI_D3hot)
648                 return -EINVAL;
649
650         /* Validate current state:
651          * Can enter D0 from any state, but if we can only go deeper
652          * to sleep if we're already in a low power state
653          */
654         if (state != PCI_D0 && dev->current_state <= PCI_D3cold
655             && dev->current_state > state) {
656                 pci_err(dev, "invalid power transition (from state %d to %d)\n",
657                         dev->current_state, state);
658                 return -EINVAL;
659         }
660
661         /* check if this device supports the desired state */
662         if ((state == PCI_D1 && !dev->d1_support)
663            || (state == PCI_D2 && !dev->d2_support))
664                 return -EIO;
665
666         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
667
668         /* If we're (effectively) in D3, force entire word to 0.
669          * This doesn't affect PME_Status, disables PME_En, and
670          * sets PowerState to 0.
671          */
672         switch (dev->current_state) {
673         case PCI_D0:
674         case PCI_D1:
675         case PCI_D2:
676                 pmcsr &= ~PCI_PM_CTRL_STATE_MASK;
677                 pmcsr |= state;
678                 break;
679         case PCI_D3hot:
680         case PCI_D3cold:
681         case PCI_UNKNOWN: /* Boot-up */
682                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) == PCI_D3hot
683                  && !(pmcsr & PCI_PM_CTRL_NO_SOFT_RESET))
684                         need_restore = true;
685                 /* Fall-through: force to D0 */
686         default:
687                 pmcsr = 0;
688                 break;
689         }
690
691         /* enter specified state */
692         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
693
694         /* Mandatory power management transition delays */
695         /* see PCI PM 1.1 5.6.1 table 18 */
696         if (state == PCI_D3hot || dev->current_state == PCI_D3hot)
697                 pci_dev_d3_sleep(dev);
698         else if (state == PCI_D2 || dev->current_state == PCI_D2)
699                 udelay(PCI_PM_D2_DELAY);
700
701         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
702         dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
703         if (dev->current_state != state && printk_ratelimit())
704                 pci_info(dev, "Refused to change power state, currently in D%d\n",
705                          dev->current_state);
706
707         /*
708          * According to section 5.4.1 of the "PCI BUS POWER MANAGEMENT
709          * INTERFACE SPECIFICATION, REV. 1.2", a device transitioning
710          * from D3hot to D0 _may_ perform an internal reset, thereby
711          * going to "D0 Uninitialized" rather than "D0 Initialized".
712          * For example, at least some versions of the 3c905B and the
713          * 3c556B exhibit this behaviour.
714          *
715          * At least some laptop BIOSen (e.g. the Thinkpad T21) leave
716          * devices in a D3hot state at boot.  Consequently, we need to
717          * restore at least the BARs so that the device will be
718          * accessible to its driver.
719          */
720         if (need_restore)
721                 pci_restore_bars(dev);
722
723         if (dev->bus->self)
724                 pcie_aspm_pm_state_change(dev->bus->self);
725
726         return 0;
727 }
728
729 /**
730  * pci_update_current_state - Read power state of given device and cache it
731  * @dev: PCI device to handle.
732  * @state: State to cache in case the device doesn't have the PM capability
733  *
734  * The power state is read from the PMCSR register, which however is
735  * inaccessible in D3cold.  The platform firmware is therefore queried first
736  * to detect accessibility of the register.  In case the platform firmware
737  * reports an incorrect state or the device isn't power manageable by the
738  * platform at all, we try to detect D3cold by testing accessibility of the
739  * vendor ID in config space.
740  */
741 void pci_update_current_state(struct pci_dev *dev, pci_power_t state)
742 {
743         if (platform_pci_get_power_state(dev) == PCI_D3cold ||
744             !pci_device_is_present(dev)) {
745                 dev->current_state = PCI_D3cold;
746         } else if (dev->pm_cap) {
747                 u16 pmcsr;
748
749                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
750                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
751         } else {
752                 dev->current_state = state;
753         }
754 }
755
756 /**
757  * pci_power_up - Put the given device into D0 forcibly
758  * @dev: PCI device to power up
759  */
760 void pci_power_up(struct pci_dev *dev)
761 {
762         if (platform_pci_power_manageable(dev))
763                 platform_pci_set_power_state(dev, PCI_D0);
764
765         pci_raw_set_power_state(dev, PCI_D0);
766         pci_update_current_state(dev, PCI_D0);
767 }
768
769 /**
770  * pci_platform_power_transition - Use platform to change device power state
771  * @dev: PCI device to handle.
772  * @state: State to put the device into.
773  */
774 static int pci_platform_power_transition(struct pci_dev *dev, pci_power_t state)
775 {
776         int error;
777
778         if (platform_pci_power_manageable(dev)) {
779                 error = platform_pci_set_power_state(dev, state);
780                 if (!error)
781                         pci_update_current_state(dev, state);
782         } else
783                 error = -ENODEV;
784
785         if (error && !dev->pm_cap) /* Fall back to PCI_D0 */
786                 dev->current_state = PCI_D0;
787
788         return error;
789 }
790
791 /**
792  * pci_wakeup - Wake up a PCI device
793  * @pci_dev: Device to handle.
794  * @ign: ignored parameter
795  */
796 static int pci_wakeup(struct pci_dev *pci_dev, void *ign)
797 {
798         pci_wakeup_event(pci_dev);
799         pm_request_resume(&pci_dev->dev);
800         return 0;
801 }
802
803 /**
804  * pci_wakeup_bus - Walk given bus and wake up devices on it
805  * @bus: Top bus of the subtree to walk.
806  */
807 void pci_wakeup_bus(struct pci_bus *bus)
808 {
809         if (bus)
810                 pci_walk_bus(bus, pci_wakeup, NULL);
811 }
812
813 /**
814  * __pci_start_power_transition - Start power transition of a PCI device
815  * @dev: PCI device to handle.
816  * @state: State to put the device into.
817  */
818 static void __pci_start_power_transition(struct pci_dev *dev, pci_power_t state)
819 {
820         if (state == PCI_D0) {
821                 pci_platform_power_transition(dev, PCI_D0);
822                 /*
823                  * Mandatory power management transition delays, see
824                  * PCI Express Base Specification Revision 2.0 Section
825                  * 6.6.1: Conventional Reset.  Do not delay for
826                  * devices powered on/off by corresponding bridge,
827                  * because have already delayed for the bridge.
828                  */
829                 if (dev->runtime_d3cold) {
830                         if (dev->d3cold_delay)
831                                 msleep(dev->d3cold_delay);
832                         /*
833                          * When powering on a bridge from D3cold, the
834                          * whole hierarchy may be powered on into
835                          * D0uninitialized state, resume them to give
836                          * them a chance to suspend again
837                          */
838                         pci_wakeup_bus(dev->subordinate);
839                 }
840         }
841 }
842
843 /**
844  * __pci_dev_set_current_state - Set current state of a PCI device
845  * @dev: Device to handle
846  * @data: pointer to state to be set
847  */
848 static int __pci_dev_set_current_state(struct pci_dev *dev, void *data)
849 {
850         pci_power_t state = *(pci_power_t *)data;
851
852         dev->current_state = state;
853         return 0;
854 }
855
856 /**
857  * pci_bus_set_current_state - Walk given bus and set current state of devices
858  * @bus: Top bus of the subtree to walk.
859  * @state: state to be set
860  */
861 void pci_bus_set_current_state(struct pci_bus *bus, pci_power_t state)
862 {
863         if (bus)
864                 pci_walk_bus(bus, __pci_dev_set_current_state, &state);
865 }
866
867 /**
868  * __pci_complete_power_transition - Complete power transition of a PCI device
869  * @dev: PCI device to handle.
870  * @state: State to put the device into.
871  *
872  * This function should not be called directly by device drivers.
873  */
874 int __pci_complete_power_transition(struct pci_dev *dev, pci_power_t state)
875 {
876         int ret;
877
878         if (state <= PCI_D0)
879                 return -EINVAL;
880         ret = pci_platform_power_transition(dev, state);
881         /* Power off the bridge may power off the whole hierarchy */
882         if (!ret && state == PCI_D3cold)
883                 pci_bus_set_current_state(dev->subordinate, PCI_D3cold);
884         return ret;
885 }
886 EXPORT_SYMBOL_GPL(__pci_complete_power_transition);
887
888 /**
889  * pci_set_power_state - Set the power state of a PCI device
890  * @dev: PCI device to handle.
891  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
892  *
893  * Transition a device to a new power state, using the platform firmware and/or
894  * the device's PCI PM registers.
895  *
896  * RETURN VALUE:
897  * -EINVAL if the requested state is invalid.
898  * -EIO if device does not support PCI PM or its PM capabilities register has a
899  * wrong version, or device doesn't support the requested state.
900  * 0 if the transition is to D1 or D2 but D1 and D2 are not supported.
901  * 0 if device already is in the requested state.
902  * 0 if the transition is to D3 but D3 is not supported.
903  * 0 if device's power state has been successfully changed.
904  */
905 int pci_set_power_state(struct pci_dev *dev, pci_power_t state)
906 {
907         int error;
908
909         /* bound the state we're entering */
910         if (state > PCI_D3cold)
911                 state = PCI_D3cold;
912         else if (state < PCI_D0)
913                 state = PCI_D0;
914         else if ((state == PCI_D1 || state == PCI_D2) && pci_no_d1d2(dev))
915                 /*
916                  * If the device or the parent bridge do not support PCI PM,
917                  * ignore the request if we're doing anything other than putting
918                  * it into D0 (which would only happen on boot).
919                  */
920                 return 0;
921
922         /* Check if we're already there */
923         if (dev->current_state == state)
924                 return 0;
925
926         __pci_start_power_transition(dev, state);
927
928         /* This device is quirked not to be put into D3, so
929            don't put it in D3 */
930         if (state >= PCI_D3hot && (dev->dev_flags & PCI_DEV_FLAGS_NO_D3))
931                 return 0;
932
933         /*
934          * To put device in D3cold, we put device into D3hot in native
935          * way, then put device into D3cold with platform ops
936          */
937         error = pci_raw_set_power_state(dev, state > PCI_D3hot ?
938                                         PCI_D3hot : state);
939
940         if (!__pci_complete_power_transition(dev, state))
941                 error = 0;
942
943         return error;
944 }
945 EXPORT_SYMBOL(pci_set_power_state);
946
947 /**
948  * pci_choose_state - Choose the power state of a PCI device
949  * @dev: PCI device to be suspended
950  * @state: target sleep state for the whole system. This is the value
951  *      that is passed to suspend() function.
952  *
953  * Returns PCI power state suitable for given device and given system
954  * message.
955  */
956
957 pci_power_t pci_choose_state(struct pci_dev *dev, pm_message_t state)
958 {
959         pci_power_t ret;
960
961         if (!dev->pm_cap)
962                 return PCI_D0;
963
964         ret = platform_pci_choose_state(dev);
965         if (ret != PCI_POWER_ERROR)
966                 return ret;
967
968         switch (state.event) {
969         case PM_EVENT_ON:
970                 return PCI_D0;
971         case PM_EVENT_FREEZE:
972         case PM_EVENT_PRETHAW:
973                 /* REVISIT both freeze and pre-thaw "should" use D0 */
974         case PM_EVENT_SUSPEND:
975         case PM_EVENT_HIBERNATE:
976                 return PCI_D3hot;
977         default:
978                 pci_info(dev, "unrecognized suspend event %d\n",
979                          state.event);
980                 BUG();
981         }
982         return PCI_D0;
983 }
984 EXPORT_SYMBOL(pci_choose_state);
985
986 #define PCI_EXP_SAVE_REGS       7
987
988 static struct pci_cap_saved_state *_pci_find_saved_cap(struct pci_dev *pci_dev,
989                                                        u16 cap, bool extended)
990 {
991         struct pci_cap_saved_state *tmp;
992
993         hlist_for_each_entry(tmp, &pci_dev->saved_cap_space, next) {
994                 if (tmp->cap.cap_extended == extended && tmp->cap.cap_nr == cap)
995                         return tmp;
996         }
997         return NULL;
998 }
999
1000 struct pci_cap_saved_state *pci_find_saved_cap(struct pci_dev *dev, char cap)
1001 {
1002         return _pci_find_saved_cap(dev, cap, false);
1003 }
1004
1005 struct pci_cap_saved_state *pci_find_saved_ext_cap(struct pci_dev *dev, u16 cap)
1006 {
1007         return _pci_find_saved_cap(dev, cap, true);
1008 }
1009
1010 static int pci_save_pcie_state(struct pci_dev *dev)
1011 {
1012         int i = 0;
1013         struct pci_cap_saved_state *save_state;
1014         u16 *cap;
1015
1016         if (!pci_is_pcie(dev))
1017                 return 0;
1018
1019         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1020         if (!save_state) {
1021                 pci_err(dev, "buffer not found in %s\n", __func__);
1022                 return -ENOMEM;
1023         }
1024
1025         cap = (u16 *)&save_state->cap.data[0];
1026         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &cap[i++]);
1027         pcie_capability_read_word(dev, PCI_EXP_LNKCTL, &cap[i++]);
1028         pcie_capability_read_word(dev, PCI_EXP_SLTCTL, &cap[i++]);
1029         pcie_capability_read_word(dev, PCI_EXP_RTCTL,  &cap[i++]);
1030         pcie_capability_read_word(dev, PCI_EXP_DEVCTL2, &cap[i++]);
1031         pcie_capability_read_word(dev, PCI_EXP_LNKCTL2, &cap[i++]);
1032         pcie_capability_read_word(dev, PCI_EXP_SLTCTL2, &cap[i++]);
1033
1034         return 0;
1035 }
1036
1037 static void pci_restore_pcie_state(struct pci_dev *dev)
1038 {
1039         int i = 0;
1040         struct pci_cap_saved_state *save_state;
1041         u16 *cap;
1042
1043         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1044         if (!save_state)
1045                 return;
1046
1047         cap = (u16 *)&save_state->cap.data[0];
1048         pcie_capability_write_word(dev, PCI_EXP_DEVCTL, cap[i++]);
1049         pcie_capability_write_word(dev, PCI_EXP_LNKCTL, cap[i++]);
1050         pcie_capability_write_word(dev, PCI_EXP_SLTCTL, cap[i++]);
1051         pcie_capability_write_word(dev, PCI_EXP_RTCTL, cap[i++]);
1052         pcie_capability_write_word(dev, PCI_EXP_DEVCTL2, cap[i++]);
1053         pcie_capability_write_word(dev, PCI_EXP_LNKCTL2, cap[i++]);
1054         pcie_capability_write_word(dev, PCI_EXP_SLTCTL2, cap[i++]);
1055 }
1056
1057
1058 static int pci_save_pcix_state(struct pci_dev *dev)
1059 {
1060         int pos;
1061         struct pci_cap_saved_state *save_state;
1062
1063         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1064         if (!pos)
1065                 return 0;
1066
1067         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1068         if (!save_state) {
1069                 pci_err(dev, "buffer not found in %s\n", __func__);
1070                 return -ENOMEM;
1071         }
1072
1073         pci_read_config_word(dev, pos + PCI_X_CMD,
1074                              (u16 *)save_state->cap.data);
1075
1076         return 0;
1077 }
1078
1079 static void pci_restore_pcix_state(struct pci_dev *dev)
1080 {
1081         int i = 0, pos;
1082         struct pci_cap_saved_state *save_state;
1083         u16 *cap;
1084
1085         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1086         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1087         if (!save_state || !pos)
1088                 return;
1089         cap = (u16 *)&save_state->cap.data[0];
1090
1091         pci_write_config_word(dev, pos + PCI_X_CMD, cap[i++]);
1092 }
1093
1094
1095 /**
1096  * pci_save_state - save the PCI configuration space of a device before suspending
1097  * @dev: - PCI device that we're dealing with
1098  */
1099 int pci_save_state(struct pci_dev *dev)
1100 {
1101         int i;
1102         /* XXX: 100% dword access ok here? */
1103         for (i = 0; i < 16; i++)
1104                 pci_read_config_dword(dev, i * 4, &dev->saved_config_space[i]);
1105         dev->state_saved = true;
1106
1107         i = pci_save_pcie_state(dev);
1108         if (i != 0)
1109                 return i;
1110
1111         i = pci_save_pcix_state(dev);
1112         if (i != 0)
1113                 return i;
1114
1115         return pci_save_vc_state(dev);
1116 }
1117 EXPORT_SYMBOL(pci_save_state);
1118
1119 static void pci_restore_config_dword(struct pci_dev *pdev, int offset,
1120                                      u32 saved_val, int retry)
1121 {
1122         u32 val;
1123
1124         pci_read_config_dword(pdev, offset, &val);
1125         if (val == saved_val)
1126                 return;
1127
1128         for (;;) {
1129                 pci_dbg(pdev, "restoring config space at offset %#x (was %#x, writing %#x)\n",
1130                         offset, val, saved_val);
1131                 pci_write_config_dword(pdev, offset, saved_val);
1132                 if (retry-- <= 0)
1133                         return;
1134
1135                 pci_read_config_dword(pdev, offset, &val);
1136                 if (val == saved_val)
1137                         return;
1138
1139                 mdelay(1);
1140         }
1141 }
1142
1143 static void pci_restore_config_space_range(struct pci_dev *pdev,
1144                                            int start, int end, int retry)
1145 {
1146         int index;
1147
1148         for (index = end; index >= start; index--)
1149                 pci_restore_config_dword(pdev, 4 * index,
1150                                          pdev->saved_config_space[index],
1151                                          retry);
1152 }
1153
1154 static void pci_restore_config_space(struct pci_dev *pdev)
1155 {
1156         if (pdev->hdr_type == PCI_HEADER_TYPE_NORMAL) {
1157                 pci_restore_config_space_range(pdev, 10, 15, 0);
1158                 /* Restore BARs before the command register. */
1159                 pci_restore_config_space_range(pdev, 4, 9, 10);
1160                 pci_restore_config_space_range(pdev, 0, 3, 0);
1161         } else {
1162                 pci_restore_config_space_range(pdev, 0, 15, 0);
1163         }
1164 }
1165
1166 /**
1167  * pci_restore_state - Restore the saved state of a PCI device
1168  * @dev: - PCI device that we're dealing with
1169  */
1170 void pci_restore_state(struct pci_dev *dev)
1171 {
1172         if (!dev->state_saved)
1173                 return;
1174
1175         /* PCI Express register must be restored first */
1176         pci_restore_pcie_state(dev);
1177         pci_restore_pasid_state(dev);
1178         pci_restore_pri_state(dev);
1179         pci_restore_ats_state(dev);
1180         pci_restore_vc_state(dev);
1181
1182         pci_cleanup_aer_error_status_regs(dev);
1183
1184         pci_restore_config_space(dev);
1185
1186         pci_restore_pcix_state(dev);
1187         pci_restore_msi_state(dev);
1188
1189         /* Restore ACS and IOV configuration state */
1190         pci_enable_acs(dev);
1191         pci_restore_iov_state(dev);
1192
1193         dev->state_saved = false;
1194 }
1195 EXPORT_SYMBOL(pci_restore_state);
1196
1197 struct pci_saved_state {
1198         u32 config_space[16];
1199         struct pci_cap_saved_data cap[0];
1200 };
1201
1202 /**
1203  * pci_store_saved_state - Allocate and return an opaque struct containing
1204  *                         the device saved state.
1205  * @dev: PCI device that we're dealing with
1206  *
1207  * Return NULL if no state or error.
1208  */
1209 struct pci_saved_state *pci_store_saved_state(struct pci_dev *dev)
1210 {
1211         struct pci_saved_state *state;
1212         struct pci_cap_saved_state *tmp;
1213         struct pci_cap_saved_data *cap;
1214         size_t size;
1215
1216         if (!dev->state_saved)
1217                 return NULL;
1218
1219         size = sizeof(*state) + sizeof(struct pci_cap_saved_data);
1220
1221         hlist_for_each_entry(tmp, &dev->saved_cap_space, next)
1222                 size += sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1223
1224         state = kzalloc(size, GFP_KERNEL);
1225         if (!state)
1226                 return NULL;
1227
1228         memcpy(state->config_space, dev->saved_config_space,
1229                sizeof(state->config_space));
1230
1231         cap = state->cap;
1232         hlist_for_each_entry(tmp, &dev->saved_cap_space, next) {
1233                 size_t len = sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1234                 memcpy(cap, &tmp->cap, len);
1235                 cap = (struct pci_cap_saved_data *)((u8 *)cap + len);
1236         }
1237         /* Empty cap_save terminates list */
1238
1239         return state;
1240 }
1241 EXPORT_SYMBOL_GPL(pci_store_saved_state);
1242
1243 /**
1244  * pci_load_saved_state - Reload the provided save state into struct pci_dev.
1245  * @dev: PCI device that we're dealing with
1246  * @state: Saved state returned from pci_store_saved_state()
1247  */
1248 int pci_load_saved_state(struct pci_dev *dev,
1249                          struct pci_saved_state *state)
1250 {
1251         struct pci_cap_saved_data *cap;
1252
1253         dev->state_saved = false;
1254
1255         if (!state)
1256                 return 0;
1257
1258         memcpy(dev->saved_config_space, state->config_space,
1259                sizeof(state->config_space));
1260
1261         cap = state->cap;
1262         while (cap->size) {
1263                 struct pci_cap_saved_state *tmp;
1264
1265                 tmp = _pci_find_saved_cap(dev, cap->cap_nr, cap->cap_extended);
1266                 if (!tmp || tmp->cap.size != cap->size)
1267                         return -EINVAL;
1268
1269                 memcpy(tmp->cap.data, cap->data, tmp->cap.size);
1270                 cap = (struct pci_cap_saved_data *)((u8 *)cap +
1271                        sizeof(struct pci_cap_saved_data) + cap->size);
1272         }
1273
1274         dev->state_saved = true;
1275         return 0;
1276 }
1277 EXPORT_SYMBOL_GPL(pci_load_saved_state);
1278
1279 /**
1280  * pci_load_and_free_saved_state - Reload the save state pointed to by state,
1281  *                                 and free the memory allocated for it.
1282  * @dev: PCI device that we're dealing with
1283  * @state: Pointer to saved state returned from pci_store_saved_state()
1284  */
1285 int pci_load_and_free_saved_state(struct pci_dev *dev,
1286                                   struct pci_saved_state **state)
1287 {
1288         int ret = pci_load_saved_state(dev, *state);
1289         kfree(*state);
1290         *state = NULL;
1291         return ret;
1292 }
1293 EXPORT_SYMBOL_GPL(pci_load_and_free_saved_state);
1294
1295 int __weak pcibios_enable_device(struct pci_dev *dev, int bars)
1296 {
1297         return pci_enable_resources(dev, bars);
1298 }
1299
1300 static int do_pci_enable_device(struct pci_dev *dev, int bars)
1301 {
1302         int err;
1303         struct pci_dev *bridge;
1304         u16 cmd;
1305         u8 pin;
1306
1307         err = pci_set_power_state(dev, PCI_D0);
1308         if (err < 0 && err != -EIO)
1309                 return err;
1310
1311         bridge = pci_upstream_bridge(dev);
1312         if (bridge)
1313                 pcie_aspm_powersave_config_link(bridge);
1314
1315         err = pcibios_enable_device(dev, bars);
1316         if (err < 0)
1317                 return err;
1318         pci_fixup_device(pci_fixup_enable, dev);
1319
1320         if (dev->msi_enabled || dev->msix_enabled)
1321                 return 0;
1322
1323         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &pin);
1324         if (pin) {
1325                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1326                 if (cmd & PCI_COMMAND_INTX_DISABLE)
1327                         pci_write_config_word(dev, PCI_COMMAND,
1328                                               cmd & ~PCI_COMMAND_INTX_DISABLE);
1329         }
1330
1331         return 0;
1332 }
1333
1334 /**
1335  * pci_reenable_device - Resume abandoned device
1336  * @dev: PCI device to be resumed
1337  *
1338  *  Note this function is a backend of pci_default_resume and is not supposed
1339  *  to be called by normal code, write proper resume handler and use it instead.
1340  */
1341 int pci_reenable_device(struct pci_dev *dev)
1342 {
1343         if (pci_is_enabled(dev))
1344                 return do_pci_enable_device(dev, (1 << PCI_NUM_RESOURCES) - 1);
1345         return 0;
1346 }
1347 EXPORT_SYMBOL(pci_reenable_device);
1348
1349 static void pci_enable_bridge(struct pci_dev *dev)
1350 {
1351         struct pci_dev *bridge;
1352         int retval;
1353
1354         bridge = pci_upstream_bridge(dev);
1355         if (bridge)
1356                 pci_enable_bridge(bridge);
1357
1358         if (pci_is_enabled(dev)) {
1359                 if (!dev->is_busmaster)
1360                         pci_set_master(dev);
1361                 return;
1362         }
1363
1364         retval = pci_enable_device(dev);
1365         if (retval)
1366                 pci_err(dev, "Error enabling bridge (%d), continuing\n",
1367                         retval);
1368         pci_set_master(dev);
1369 }
1370
1371 static int pci_enable_device_flags(struct pci_dev *dev, unsigned long flags)
1372 {
1373         struct pci_dev *bridge;
1374         int err;
1375         int i, bars = 0;
1376
1377         /*
1378          * Power state could be unknown at this point, either due to a fresh
1379          * boot or a device removal call.  So get the current power state
1380          * so that things like MSI message writing will behave as expected
1381          * (e.g. if the device really is in D0 at enable time).
1382          */
1383         if (dev->pm_cap) {
1384                 u16 pmcsr;
1385                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1386                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
1387         }
1388
1389         if (atomic_inc_return(&dev->enable_cnt) > 1)
1390                 return 0;               /* already enabled */
1391
1392         bridge = pci_upstream_bridge(dev);
1393         if (bridge)
1394                 pci_enable_bridge(bridge);
1395
1396         /* only skip sriov related */
1397         for (i = 0; i <= PCI_ROM_RESOURCE; i++)
1398                 if (dev->resource[i].flags & flags)
1399                         bars |= (1 << i);
1400         for (i = PCI_BRIDGE_RESOURCES; i < DEVICE_COUNT_RESOURCE; i++)
1401                 if (dev->resource[i].flags & flags)
1402                         bars |= (1 << i);
1403
1404         err = do_pci_enable_device(dev, bars);
1405         if (err < 0)
1406                 atomic_dec(&dev->enable_cnt);
1407         return err;
1408 }
1409
1410 /**
1411  * pci_enable_device_io - Initialize a device for use with IO space
1412  * @dev: PCI device to be initialized
1413  *
1414  *  Initialize device before it's used by a driver. Ask low-level code
1415  *  to enable I/O resources. Wake up the device if it was suspended.
1416  *  Beware, this function can fail.
1417  */
1418 int pci_enable_device_io(struct pci_dev *dev)
1419 {
1420         return pci_enable_device_flags(dev, IORESOURCE_IO);
1421 }
1422 EXPORT_SYMBOL(pci_enable_device_io);
1423
1424 /**
1425  * pci_enable_device_mem - Initialize a device for use with Memory space
1426  * @dev: PCI device to be initialized
1427  *
1428  *  Initialize device before it's used by a driver. Ask low-level code
1429  *  to enable Memory resources. Wake up the device if it was suspended.
1430  *  Beware, this function can fail.
1431  */
1432 int pci_enable_device_mem(struct pci_dev *dev)
1433 {
1434         return pci_enable_device_flags(dev, IORESOURCE_MEM);
1435 }
1436 EXPORT_SYMBOL(pci_enable_device_mem);
1437
1438 /**
1439  * pci_enable_device - Initialize device before it's used by a driver.
1440  * @dev: PCI device to be initialized
1441  *
1442  *  Initialize device before it's used by a driver. Ask low-level code
1443  *  to enable I/O and memory. Wake up the device if it was suspended.
1444  *  Beware, this function can fail.
1445  *
1446  *  Note we don't actually enable the device many times if we call
1447  *  this function repeatedly (we just increment the count).
1448  */
1449 int pci_enable_device(struct pci_dev *dev)
1450 {
1451         return pci_enable_device_flags(dev, IORESOURCE_MEM | IORESOURCE_IO);
1452 }
1453 EXPORT_SYMBOL(pci_enable_device);
1454
1455 /*
1456  * Managed PCI resources.  This manages device on/off, intx/msi/msix
1457  * on/off and BAR regions.  pci_dev itself records msi/msix status, so
1458  * there's no need to track it separately.  pci_devres is initialized
1459  * when a device is enabled using managed PCI device enable interface.
1460  */
1461 struct pci_devres {
1462         unsigned int enabled:1;
1463         unsigned int pinned:1;
1464         unsigned int orig_intx:1;
1465         unsigned int restore_intx:1;
1466         unsigned int mwi:1;
1467         u32 region_mask;
1468 };
1469
1470 static void pcim_release(struct device *gendev, void *res)
1471 {
1472         struct pci_dev *dev = to_pci_dev(gendev);
1473         struct pci_devres *this = res;
1474         int i;
1475
1476         if (dev->msi_enabled)
1477                 pci_disable_msi(dev);
1478         if (dev->msix_enabled)
1479                 pci_disable_msix(dev);
1480
1481         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
1482                 if (this->region_mask & (1 << i))
1483                         pci_release_region(dev, i);
1484
1485         if (this->mwi)
1486                 pci_clear_mwi(dev);
1487
1488         if (this->restore_intx)
1489                 pci_intx(dev, this->orig_intx);
1490
1491         if (this->enabled && !this->pinned)
1492                 pci_disable_device(dev);
1493 }
1494
1495 static struct pci_devres *get_pci_dr(struct pci_dev *pdev)
1496 {
1497         struct pci_devres *dr, *new_dr;
1498
1499         dr = devres_find(&pdev->dev, pcim_release, NULL, NULL);
1500         if (dr)
1501                 return dr;
1502
1503         new_dr = devres_alloc(pcim_release, sizeof(*new_dr), GFP_KERNEL);
1504         if (!new_dr)
1505                 return NULL;
1506         return devres_get(&pdev->dev, new_dr, NULL, NULL);
1507 }
1508
1509 static struct pci_devres *find_pci_dr(struct pci_dev *pdev)
1510 {
1511         if (pci_is_managed(pdev))
1512                 return devres_find(&pdev->dev, pcim_release, NULL, NULL);
1513         return NULL;
1514 }
1515
1516 /**
1517  * pcim_enable_device - Managed pci_enable_device()
1518  * @pdev: PCI device to be initialized
1519  *
1520  * Managed pci_enable_device().
1521  */
1522 int pcim_enable_device(struct pci_dev *pdev)
1523 {
1524         struct pci_devres *dr;
1525         int rc;
1526
1527         dr = get_pci_dr(pdev);
1528         if (unlikely(!dr))
1529                 return -ENOMEM;
1530         if (dr->enabled)
1531                 return 0;
1532
1533         rc = pci_enable_device(pdev);
1534         if (!rc) {
1535                 pdev->is_managed = 1;
1536                 dr->enabled = 1;
1537         }
1538         return rc;
1539 }
1540 EXPORT_SYMBOL(pcim_enable_device);
1541
1542 /**
1543  * pcim_pin_device - Pin managed PCI device
1544  * @pdev: PCI device to pin
1545  *
1546  * Pin managed PCI device @pdev.  Pinned device won't be disabled on
1547  * driver detach.  @pdev must have been enabled with
1548  * pcim_enable_device().
1549  */
1550 void pcim_pin_device(struct pci_dev *pdev)
1551 {
1552         struct pci_devres *dr;
1553
1554         dr = find_pci_dr(pdev);
1555         WARN_ON(!dr || !dr->enabled);
1556         if (dr)
1557                 dr->pinned = 1;
1558 }
1559 EXPORT_SYMBOL(pcim_pin_device);
1560
1561 /*
1562  * pcibios_add_device - provide arch specific hooks when adding device dev
1563  * @dev: the PCI device being added
1564  *
1565  * Permits the platform to provide architecture specific functionality when
1566  * devices are added. This is the default implementation. Architecture
1567  * implementations can override this.
1568  */
1569 int __weak pcibios_add_device(struct pci_dev *dev)
1570 {
1571         return 0;
1572 }
1573
1574 /**
1575  * pcibios_release_device - provide arch specific hooks when releasing device dev
1576  * @dev: the PCI device being released
1577  *
1578  * Permits the platform to provide architecture specific functionality when
1579  * devices are released. This is the default implementation. Architecture
1580  * implementations can override this.
1581  */
1582 void __weak pcibios_release_device(struct pci_dev *dev) {}
1583
1584 /**
1585  * pcibios_disable_device - disable arch specific PCI resources for device dev
1586  * @dev: the PCI device to disable
1587  *
1588  * Disables architecture specific PCI resources for the device. This
1589  * is the default implementation. Architecture implementations can
1590  * override this.
1591  */
1592 void __weak pcibios_disable_device(struct pci_dev *dev) {}
1593
1594 /**
1595  * pcibios_penalize_isa_irq - penalize an ISA IRQ
1596  * @irq: ISA IRQ to penalize
1597  * @active: IRQ active or not
1598  *
1599  * Permits the platform to provide architecture-specific functionality when
1600  * penalizing ISA IRQs. This is the default implementation. Architecture
1601  * implementations can override this.
1602  */
1603 void __weak pcibios_penalize_isa_irq(int irq, int active) {}
1604
1605 static void do_pci_disable_device(struct pci_dev *dev)
1606 {
1607         u16 pci_command;
1608
1609         pci_read_config_word(dev, PCI_COMMAND, &pci_command);
1610         if (pci_command & PCI_COMMAND_MASTER) {
1611                 pci_command &= ~PCI_COMMAND_MASTER;
1612                 pci_write_config_word(dev, PCI_COMMAND, pci_command);
1613         }
1614
1615         pcibios_disable_device(dev);
1616 }
1617
1618 /**
1619  * pci_disable_enabled_device - Disable device without updating enable_cnt
1620  * @dev: PCI device to disable
1621  *
1622  * NOTE: This function is a backend of PCI power management routines and is
1623  * not supposed to be called drivers.
1624  */
1625 void pci_disable_enabled_device(struct pci_dev *dev)
1626 {
1627         if (pci_is_enabled(dev))
1628                 do_pci_disable_device(dev);
1629 }
1630
1631 /**
1632  * pci_disable_device - Disable PCI device after use
1633  * @dev: PCI device to be disabled
1634  *
1635  * Signal to the system that the PCI device is not in use by the system
1636  * anymore.  This only involves disabling PCI bus-mastering, if active.
1637  *
1638  * Note we don't actually disable the device until all callers of
1639  * pci_enable_device() have called pci_disable_device().
1640  */
1641 void pci_disable_device(struct pci_dev *dev)
1642 {
1643         struct pci_devres *dr;
1644
1645         dr = find_pci_dr(dev);
1646         if (dr)
1647                 dr->enabled = 0;
1648
1649         dev_WARN_ONCE(&dev->dev, atomic_read(&dev->enable_cnt) <= 0,
1650                       "disabling already-disabled device");
1651
1652         if (atomic_dec_return(&dev->enable_cnt) != 0)
1653                 return;
1654
1655         do_pci_disable_device(dev);
1656
1657         dev->is_busmaster = 0;
1658 }
1659 EXPORT_SYMBOL(pci_disable_device);
1660
1661 /**
1662  * pcibios_set_pcie_reset_state - set reset state for device dev
1663  * @dev: the PCIe device reset
1664  * @state: Reset state to enter into
1665  *
1666  *
1667  * Sets the PCIe reset state for the device. This is the default
1668  * implementation. Architecture implementations can override this.
1669  */
1670 int __weak pcibios_set_pcie_reset_state(struct pci_dev *dev,
1671                                         enum pcie_reset_state state)
1672 {
1673         return -EINVAL;
1674 }
1675
1676 /**
1677  * pci_set_pcie_reset_state - set reset state for device dev
1678  * @dev: the PCIe device reset
1679  * @state: Reset state to enter into
1680  *
1681  *
1682  * Sets the PCI reset state for the device.
1683  */
1684 int pci_set_pcie_reset_state(struct pci_dev *dev, enum pcie_reset_state state)
1685 {
1686         return pcibios_set_pcie_reset_state(dev, state);
1687 }
1688 EXPORT_SYMBOL_GPL(pci_set_pcie_reset_state);
1689
1690 /**
1691  * pcie_clear_root_pme_status - Clear root port PME interrupt status.
1692  * @dev: PCIe root port or event collector.
1693  */
1694 void pcie_clear_root_pme_status(struct pci_dev *dev)
1695 {
1696         pcie_capability_set_dword(dev, PCI_EXP_RTSTA, PCI_EXP_RTSTA_PME);
1697 }
1698
1699 /**
1700  * pci_check_pme_status - Check if given device has generated PME.
1701  * @dev: Device to check.
1702  *
1703  * Check the PME status of the device and if set, clear it and clear PME enable
1704  * (if set).  Return 'true' if PME status and PME enable were both set or
1705  * 'false' otherwise.
1706  */
1707 bool pci_check_pme_status(struct pci_dev *dev)
1708 {
1709         int pmcsr_pos;
1710         u16 pmcsr;
1711         bool ret = false;
1712
1713         if (!dev->pm_cap)
1714                 return false;
1715
1716         pmcsr_pos = dev->pm_cap + PCI_PM_CTRL;
1717         pci_read_config_word(dev, pmcsr_pos, &pmcsr);
1718         if (!(pmcsr & PCI_PM_CTRL_PME_STATUS))
1719                 return false;
1720
1721         /* Clear PME status. */
1722         pmcsr |= PCI_PM_CTRL_PME_STATUS;
1723         if (pmcsr & PCI_PM_CTRL_PME_ENABLE) {
1724                 /* Disable PME to avoid interrupt flood. */
1725                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1726                 ret = true;
1727         }
1728
1729         pci_write_config_word(dev, pmcsr_pos, pmcsr);
1730
1731         return ret;
1732 }
1733
1734 /**
1735  * pci_pme_wakeup - Wake up a PCI device if its PME Status bit is set.
1736  * @dev: Device to handle.
1737  * @pme_poll_reset: Whether or not to reset the device's pme_poll flag.
1738  *
1739  * Check if @dev has generated PME and queue a resume request for it in that
1740  * case.
1741  */
1742 static int pci_pme_wakeup(struct pci_dev *dev, void *pme_poll_reset)
1743 {
1744         if (pme_poll_reset && dev->pme_poll)
1745                 dev->pme_poll = false;
1746
1747         if (pci_check_pme_status(dev)) {
1748                 pci_wakeup_event(dev);
1749                 pm_request_resume(&dev->dev);
1750         }
1751         return 0;
1752 }
1753
1754 /**
1755  * pci_pme_wakeup_bus - Walk given bus and wake up devices on it, if necessary.
1756  * @bus: Top bus of the subtree to walk.
1757  */
1758 void pci_pme_wakeup_bus(struct pci_bus *bus)
1759 {
1760         if (bus)
1761                 pci_walk_bus(bus, pci_pme_wakeup, (void *)true);
1762 }
1763
1764
1765 /**
1766  * pci_pme_capable - check the capability of PCI device to generate PME#
1767  * @dev: PCI device to handle.
1768  * @state: PCI state from which device will issue PME#.
1769  */
1770 bool pci_pme_capable(struct pci_dev *dev, pci_power_t state)
1771 {
1772         if (!dev->pm_cap)
1773                 return false;
1774
1775         return !!(dev->pme_support & (1 << state));
1776 }
1777 EXPORT_SYMBOL(pci_pme_capable);
1778
1779 static void pci_pme_list_scan(struct work_struct *work)
1780 {
1781         struct pci_pme_device *pme_dev, *n;
1782
1783         mutex_lock(&pci_pme_list_mutex);
1784         list_for_each_entry_safe(pme_dev, n, &pci_pme_list, list) {
1785                 if (pme_dev->dev->pme_poll) {
1786                         struct pci_dev *bridge;
1787
1788                         bridge = pme_dev->dev->bus->self;
1789                         /*
1790                          * If bridge is in low power state, the
1791                          * configuration space of subordinate devices
1792                          * may be not accessible
1793                          */
1794                         if (bridge && bridge->current_state != PCI_D0)
1795                                 continue;
1796                         pci_pme_wakeup(pme_dev->dev, NULL);
1797                 } else {
1798                         list_del(&pme_dev->list);
1799                         kfree(pme_dev);
1800                 }
1801         }
1802         if (!list_empty(&pci_pme_list))
1803                 queue_delayed_work(system_freezable_wq, &pci_pme_work,
1804                                    msecs_to_jiffies(PME_TIMEOUT));
1805         mutex_unlock(&pci_pme_list_mutex);
1806 }
1807
1808 static void __pci_pme_active(struct pci_dev *dev, bool enable)
1809 {
1810         u16 pmcsr;
1811
1812         if (!dev->pme_support)
1813                 return;
1814
1815         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1816         /* Clear PME_Status by writing 1 to it and enable PME# */
1817         pmcsr |= PCI_PM_CTRL_PME_STATUS | PCI_PM_CTRL_PME_ENABLE;
1818         if (!enable)
1819                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1820
1821         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1822 }
1823
1824 /**
1825  * pci_pme_restore - Restore PME configuration after config space restore.
1826  * @dev: PCI device to update.
1827  */
1828 void pci_pme_restore(struct pci_dev *dev)
1829 {
1830         u16 pmcsr;
1831
1832         if (!dev->pme_support)
1833                 return;
1834
1835         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1836         if (dev->wakeup_prepared) {
1837                 pmcsr |= PCI_PM_CTRL_PME_ENABLE;
1838                 pmcsr &= ~PCI_PM_CTRL_PME_STATUS;
1839         } else {
1840                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1841                 pmcsr |= PCI_PM_CTRL_PME_STATUS;
1842         }
1843         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1844 }
1845
1846 /**
1847  * pci_pme_active - enable or disable PCI device's PME# function
1848  * @dev: PCI device to handle.
1849  * @enable: 'true' to enable PME# generation; 'false' to disable it.
1850  *
1851  * The caller must verify that the device is capable of generating PME# before
1852  * calling this function with @enable equal to 'true'.
1853  */
1854 void pci_pme_active(struct pci_dev *dev, bool enable)
1855 {
1856         __pci_pme_active(dev, enable);
1857
1858         /*
1859          * PCI (as opposed to PCIe) PME requires that the device have
1860          * its PME# line hooked up correctly. Not all hardware vendors
1861          * do this, so the PME never gets delivered and the device
1862          * remains asleep. The easiest way around this is to
1863          * periodically walk the list of suspended devices and check
1864          * whether any have their PME flag set. The assumption is that
1865          * we'll wake up often enough anyway that this won't be a huge
1866          * hit, and the power savings from the devices will still be a
1867          * win.
1868          *
1869          * Although PCIe uses in-band PME message instead of PME# line
1870          * to report PME, PME does not work for some PCIe devices in
1871          * reality.  For example, there are devices that set their PME
1872          * status bits, but don't really bother to send a PME message;
1873          * there are PCI Express Root Ports that don't bother to
1874          * trigger interrupts when they receive PME messages from the
1875          * devices below.  So PME poll is used for PCIe devices too.
1876          */
1877
1878         if (dev->pme_poll) {
1879                 struct pci_pme_device *pme_dev;
1880                 if (enable) {
1881                         pme_dev = kmalloc(sizeof(struct pci_pme_device),
1882                                           GFP_KERNEL);
1883                         if (!pme_dev) {
1884                                 pci_warn(dev, "can't enable PME#\n");
1885                                 return;
1886                         }
1887                         pme_dev->dev = dev;
1888                         mutex_lock(&pci_pme_list_mutex);
1889                         list_add(&pme_dev->list, &pci_pme_list);
1890                         if (list_is_singular(&pci_pme_list))
1891                                 queue_delayed_work(system_freezable_wq,
1892                                                    &pci_pme_work,
1893                                                    msecs_to_jiffies(PME_TIMEOUT));
1894                         mutex_unlock(&pci_pme_list_mutex);
1895                 } else {
1896                         mutex_lock(&pci_pme_list_mutex);
1897                         list_for_each_entry(pme_dev, &pci_pme_list, list) {
1898                                 if (pme_dev->dev == dev) {
1899                                         list_del(&pme_dev->list);
1900                                         kfree(pme_dev);
1901                                         break;
1902                                 }
1903                         }
1904                         mutex_unlock(&pci_pme_list_mutex);
1905                 }
1906         }
1907
1908         pci_dbg(dev, "PME# %s\n", enable ? "enabled" : "disabled");
1909 }
1910 EXPORT_SYMBOL(pci_pme_active);
1911
1912 /**
1913  * pci_enable_wake - enable PCI device as wakeup event source
1914  * @dev: PCI device affected
1915  * @state: PCI state from which device will issue wakeup events
1916  * @enable: True to enable event generation; false to disable
1917  *
1918  * This enables the device as a wakeup event source, or disables it.
1919  * When such events involves platform-specific hooks, those hooks are
1920  * called automatically by this routine.
1921  *
1922  * Devices with legacy power management (no standard PCI PM capabilities)
1923  * always require such platform hooks.
1924  *
1925  * RETURN VALUE:
1926  * 0 is returned on success
1927  * -EINVAL is returned if device is not supposed to wake up the system
1928  * Error code depending on the platform is returned if both the platform and
1929  * the native mechanism fail to enable the generation of wake-up events
1930  */
1931 int pci_enable_wake(struct pci_dev *dev, pci_power_t state, bool enable)
1932 {
1933         int ret = 0;
1934
1935         /*
1936          * Bridges can only signal wakeup on behalf of subordinate devices,
1937          * but that is set up elsewhere, so skip them.
1938          */
1939         if (pci_has_subordinate(dev))
1940                 return 0;
1941
1942         /* Don't do the same thing twice in a row for one device. */
1943         if (!!enable == !!dev->wakeup_prepared)
1944                 return 0;
1945
1946         /*
1947          * According to "PCI System Architecture" 4th ed. by Tom Shanley & Don
1948          * Anderson we should be doing PME# wake enable followed by ACPI wake
1949          * enable.  To disable wake-up we call the platform first, for symmetry.
1950          */
1951
1952         if (enable) {
1953                 int error;
1954
1955                 if (pci_pme_capable(dev, state))
1956                         pci_pme_active(dev, true);
1957                 else
1958                         ret = 1;
1959                 error = platform_pci_set_wakeup(dev, true);
1960                 if (ret)
1961                         ret = error;
1962                 if (!ret)
1963                         dev->wakeup_prepared = true;
1964         } else {
1965                 platform_pci_set_wakeup(dev, false);
1966                 pci_pme_active(dev, false);
1967                 dev->wakeup_prepared = false;
1968         }
1969
1970         return ret;
1971 }
1972 EXPORT_SYMBOL(pci_enable_wake);
1973
1974 /**
1975  * pci_wake_from_d3 - enable/disable device to wake up from D3_hot or D3_cold
1976  * @dev: PCI device to prepare
1977  * @enable: True to enable wake-up event generation; false to disable
1978  *
1979  * Many drivers want the device to wake up the system from D3_hot or D3_cold
1980  * and this function allows them to set that up cleanly - pci_enable_wake()
1981  * should not be called twice in a row to enable wake-up due to PCI PM vs ACPI
1982  * ordering constraints.
1983  *
1984  * This function only returns error code if the device is not capable of
1985  * generating PME# from both D3_hot and D3_cold, and the platform is unable to
1986  * enable wake-up power for it.
1987  */
1988 int pci_wake_from_d3(struct pci_dev *dev, bool enable)
1989 {
1990         return pci_pme_capable(dev, PCI_D3cold) ?
1991                         pci_enable_wake(dev, PCI_D3cold, enable) :
1992                         pci_enable_wake(dev, PCI_D3hot, enable);
1993 }
1994 EXPORT_SYMBOL(pci_wake_from_d3);
1995
1996 /**
1997  * pci_target_state - find an appropriate low power state for a given PCI dev
1998  * @dev: PCI device
1999  * @wakeup: Whether or not wakeup functionality will be enabled for the device.
2000  *
2001  * Use underlying platform code to find a supported low power state for @dev.
2002  * If the platform can't manage @dev, return the deepest state from which it
2003  * can generate wake events, based on any available PME info.
2004  */
2005 static pci_power_t pci_target_state(struct pci_dev *dev, bool wakeup)
2006 {
2007         pci_power_t target_state = PCI_D3hot;
2008
2009         if (platform_pci_power_manageable(dev)) {
2010                 /*
2011                  * Call the platform to choose the target state of the device
2012                  * and enable wake-up from this state if supported.
2013                  */
2014                 pci_power_t state = platform_pci_choose_state(dev);
2015
2016                 switch (state) {
2017                 case PCI_POWER_ERROR:
2018                 case PCI_UNKNOWN:
2019                         break;
2020                 case PCI_D1:
2021                 case PCI_D2:
2022                         if (pci_no_d1d2(dev))
2023                                 break;
2024                 default:
2025                         target_state = state;
2026                 }
2027
2028                 return target_state;
2029         }
2030
2031         if (!dev->pm_cap)
2032                 target_state = PCI_D0;
2033
2034         /*
2035          * If the device is in D3cold even though it's not power-manageable by
2036          * the platform, it may have been powered down by non-standard means.
2037          * Best to let it slumber.
2038          */
2039         if (dev->current_state == PCI_D3cold)
2040                 target_state = PCI_D3cold;
2041
2042         if (wakeup) {
2043                 /*
2044                  * Find the deepest state from which the device can generate
2045                  * wake-up events, make it the target state and enable device
2046                  * to generate PME#.
2047                  */
2048                 if (dev->pme_support) {
2049                         while (target_state
2050                               && !(dev->pme_support & (1 << target_state)))
2051                                 target_state--;
2052                 }
2053         }
2054
2055         return target_state;
2056 }
2057
2058 /**
2059  * pci_prepare_to_sleep - prepare PCI device for system-wide transition into a sleep state
2060  * @dev: Device to handle.
2061  *
2062  * Choose the power state appropriate for the device depending on whether
2063  * it can wake up the system and/or is power manageable by the platform
2064  * (PCI_D3hot is the default) and put the device into that state.
2065  */
2066 int pci_prepare_to_sleep(struct pci_dev *dev)
2067 {
2068         bool wakeup = device_may_wakeup(&dev->dev);
2069         pci_power_t target_state = pci_target_state(dev, wakeup);
2070         int error;
2071
2072         if (target_state == PCI_POWER_ERROR)
2073                 return -EIO;
2074
2075         pci_enable_wake(dev, target_state, wakeup);
2076
2077         error = pci_set_power_state(dev, target_state);
2078
2079         if (error)
2080                 pci_enable_wake(dev, target_state, false);
2081
2082         return error;
2083 }
2084 EXPORT_SYMBOL(pci_prepare_to_sleep);
2085
2086 /**
2087  * pci_back_from_sleep - turn PCI device on during system-wide transition into working state
2088  * @dev: Device to handle.
2089  *
2090  * Disable device's system wake-up capability and put it into D0.
2091  */
2092 int pci_back_from_sleep(struct pci_dev *dev)
2093 {
2094         pci_enable_wake(dev, PCI_D0, false);
2095         return pci_set_power_state(dev, PCI_D0);
2096 }
2097 EXPORT_SYMBOL(pci_back_from_sleep);
2098
2099 /**
2100  * pci_finish_runtime_suspend - Carry out PCI-specific part of runtime suspend.
2101  * @dev: PCI device being suspended.
2102  *
2103  * Prepare @dev to generate wake-up events at run time and put it into a low
2104  * power state.
2105  */
2106 int pci_finish_runtime_suspend(struct pci_dev *dev)
2107 {
2108         pci_power_t target_state;
2109         int error;
2110
2111         target_state = pci_target_state(dev, device_can_wakeup(&dev->dev));
2112         if (target_state == PCI_POWER_ERROR)
2113                 return -EIO;
2114
2115         dev->runtime_d3cold = target_state == PCI_D3cold;
2116
2117         pci_enable_wake(dev, target_state, pci_dev_run_wake(dev));
2118
2119         error = pci_set_power_state(dev, target_state);
2120
2121         if (error) {
2122                 pci_enable_wake(dev, target_state, false);
2123                 dev->runtime_d3cold = false;
2124         }
2125
2126         return error;
2127 }
2128
2129 /**
2130  * pci_dev_run_wake - Check if device can generate run-time wake-up events.
2131  * @dev: Device to check.
2132  *
2133  * Return true if the device itself is capable of generating wake-up events
2134  * (through the platform or using the native PCIe PME) or if the device supports
2135  * PME and one of its upstream bridges can generate wake-up events.
2136  */
2137 bool pci_dev_run_wake(struct pci_dev *dev)
2138 {
2139         struct pci_bus *bus = dev->bus;
2140
2141         if (device_can_wakeup(&dev->dev))
2142                 return true;
2143
2144         if (!dev->pme_support)
2145                 return false;
2146
2147         /* PME-capable in principle, but not from the target power state */
2148         if (!pci_pme_capable(dev, pci_target_state(dev, false)))
2149                 return false;
2150
2151         while (bus->parent) {
2152                 struct pci_dev *bridge = bus->self;
2153
2154                 if (device_can_wakeup(&bridge->dev))
2155                         return true;
2156
2157                 bus = bus->parent;
2158         }
2159
2160         /* We have reached the root bus. */
2161         if (bus->bridge)
2162                 return device_can_wakeup(bus->bridge);
2163
2164         return false;
2165 }
2166 EXPORT_SYMBOL_GPL(pci_dev_run_wake);
2167
2168 /**
2169  * pci_dev_keep_suspended - Check if the device can stay in the suspended state.
2170  * @pci_dev: Device to check.
2171  *
2172  * Return 'true' if the device is runtime-suspended, it doesn't have to be
2173  * reconfigured due to wakeup settings difference between system and runtime
2174  * suspend and the current power state of it is suitable for the upcoming
2175  * (system) transition.
2176  *
2177  * If the device is not configured for system wakeup, disable PME for it before
2178  * returning 'true' to prevent it from waking up the system unnecessarily.
2179  */
2180 bool pci_dev_keep_suspended(struct pci_dev *pci_dev)
2181 {
2182         struct device *dev = &pci_dev->dev;
2183         bool wakeup = device_may_wakeup(dev);
2184
2185         if (!pm_runtime_suspended(dev)
2186             || pci_target_state(pci_dev, wakeup) != pci_dev->current_state
2187             || platform_pci_need_resume(pci_dev))
2188                 return false;
2189
2190         /*
2191          * At this point the device is good to go unless it's been configured
2192          * to generate PME at the runtime suspend time, but it is not supposed
2193          * to wake up the system.  In that case, simply disable PME for it
2194          * (it will have to be re-enabled on exit from system resume).
2195          *
2196          * If the device's power state is D3cold and the platform check above
2197          * hasn't triggered, the device's configuration is suitable and we don't
2198          * need to manipulate it at all.
2199          */
2200         spin_lock_irq(&dev->power.lock);
2201
2202         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold &&
2203             !wakeup)
2204                 __pci_pme_active(pci_dev, false);
2205
2206         spin_unlock_irq(&dev->power.lock);
2207         return true;
2208 }
2209
2210 /**
2211  * pci_dev_complete_resume - Finalize resume from system sleep for a device.
2212  * @pci_dev: Device to handle.
2213  *
2214  * If the device is runtime suspended and wakeup-capable, enable PME for it as
2215  * it might have been disabled during the prepare phase of system suspend if
2216  * the device was not configured for system wakeup.
2217  */
2218 void pci_dev_complete_resume(struct pci_dev *pci_dev)
2219 {
2220         struct device *dev = &pci_dev->dev;
2221
2222         if (!pci_dev_run_wake(pci_dev))
2223                 return;
2224
2225         spin_lock_irq(&dev->power.lock);
2226
2227         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold)
2228                 __pci_pme_active(pci_dev, true);
2229
2230         spin_unlock_irq(&dev->power.lock);
2231 }
2232
2233 void pci_config_pm_runtime_get(struct pci_dev *pdev)
2234 {
2235         struct device *dev = &pdev->dev;
2236         struct device *parent = dev->parent;
2237
2238         if (parent)
2239                 pm_runtime_get_sync(parent);
2240         pm_runtime_get_noresume(dev);
2241         /*
2242          * pdev->current_state is set to PCI_D3cold during suspending,
2243          * so wait until suspending completes
2244          */
2245         pm_runtime_barrier(dev);
2246         /*
2247          * Only need to resume devices in D3cold, because config
2248          * registers are still accessible for devices suspended but
2249          * not in D3cold.
2250          */
2251         if (pdev->current_state == PCI_D3cold)
2252                 pm_runtime_resume(dev);
2253 }
2254
2255 void pci_config_pm_runtime_put(struct pci_dev *pdev)
2256 {
2257         struct device *dev = &pdev->dev;
2258         struct device *parent = dev->parent;
2259
2260         pm_runtime_put(dev);
2261         if (parent)
2262                 pm_runtime_put_sync(parent);
2263 }
2264
2265 /**
2266  * pci_bridge_d3_possible - Is it possible to put the bridge into D3
2267  * @bridge: Bridge to check
2268  *
2269  * This function checks if it is possible to move the bridge to D3.
2270  * Currently we only allow D3 for recent enough PCIe ports.
2271  */
2272 bool pci_bridge_d3_possible(struct pci_dev *bridge)
2273 {
2274         if (!pci_is_pcie(bridge))
2275                 return false;
2276
2277         switch (pci_pcie_type(bridge)) {
2278         case PCI_EXP_TYPE_ROOT_PORT:
2279         case PCI_EXP_TYPE_UPSTREAM:
2280         case PCI_EXP_TYPE_DOWNSTREAM:
2281                 if (pci_bridge_d3_disable)
2282                         return false;
2283
2284                 /*
2285                  * Hotplug interrupts cannot be delivered if the link is down,
2286                  * so parents of a hotplug port must stay awake. In addition,
2287                  * hotplug ports handled by firmware in System Management Mode
2288                  * may not be put into D3 by the OS (Thunderbolt on non-Macs).
2289                  * For simplicity, disallow in general for now.
2290                  */
2291                 if (bridge->is_hotplug_bridge)
2292                         return false;
2293
2294                 if (pci_bridge_d3_force)
2295                         return true;
2296
2297                 /*
2298                  * It should be safe to put PCIe ports from 2015 or newer
2299                  * to D3.
2300                  */
2301                 if (dmi_get_bios_year() >= 2015)
2302                         return true;
2303                 break;
2304         }
2305
2306         return false;
2307 }
2308
2309 static int pci_dev_check_d3cold(struct pci_dev *dev, void *data)
2310 {
2311         bool *d3cold_ok = data;
2312
2313         if (/* The device needs to be allowed to go D3cold ... */
2314             dev->no_d3cold || !dev->d3cold_allowed ||
2315
2316             /* ... and if it is wakeup capable to do so from D3cold. */
2317             (device_may_wakeup(&dev->dev) &&
2318              !pci_pme_capable(dev, PCI_D3cold)) ||
2319
2320             /* If it is a bridge it must be allowed to go to D3. */
2321             !pci_power_manageable(dev))
2322
2323                 *d3cold_ok = false;
2324
2325         return !*d3cold_ok;
2326 }
2327
2328 /*
2329  * pci_bridge_d3_update - Update bridge D3 capabilities
2330  * @dev: PCI device which is changed
2331  *
2332  * Update upstream bridge PM capabilities accordingly depending on if the
2333  * device PM configuration was changed or the device is being removed.  The
2334  * change is also propagated upstream.
2335  */
2336 void pci_bridge_d3_update(struct pci_dev *dev)
2337 {
2338         bool remove = !device_is_registered(&dev->dev);
2339         struct pci_dev *bridge;
2340         bool d3cold_ok = true;
2341
2342         bridge = pci_upstream_bridge(dev);
2343         if (!bridge || !pci_bridge_d3_possible(bridge))
2344                 return;
2345
2346         /*
2347          * If D3 is currently allowed for the bridge, removing one of its
2348          * children won't change that.
2349          */
2350         if (remove && bridge->bridge_d3)
2351                 return;
2352
2353         /*
2354          * If D3 is currently allowed for the bridge and a child is added or
2355          * changed, disallowance of D3 can only be caused by that child, so
2356          * we only need to check that single device, not any of its siblings.
2357          *
2358          * If D3 is currently not allowed for the bridge, checking the device
2359          * first may allow us to skip checking its siblings.
2360          */
2361         if (!remove)
2362                 pci_dev_check_d3cold(dev, &d3cold_ok);
2363
2364         /*
2365          * If D3 is currently not allowed for the bridge, this may be caused
2366          * either by the device being changed/removed or any of its siblings,
2367          * so we need to go through all children to find out if one of them
2368          * continues to block D3.
2369          */
2370         if (d3cold_ok && !bridge->bridge_d3)
2371                 pci_walk_bus(bridge->subordinate, pci_dev_check_d3cold,
2372                              &d3cold_ok);
2373
2374         if (bridge->bridge_d3 != d3cold_ok) {
2375                 bridge->bridge_d3 = d3cold_ok;
2376                 /* Propagate change to upstream bridges */
2377                 pci_bridge_d3_update(bridge);
2378         }
2379 }
2380
2381 /**
2382  * pci_d3cold_enable - Enable D3cold for device
2383  * @dev: PCI device to handle
2384  *
2385  * This function can be used in drivers to enable D3cold from the device
2386  * they handle.  It also updates upstream PCI bridge PM capabilities
2387  * accordingly.
2388  */
2389 void pci_d3cold_enable(struct pci_dev *dev)
2390 {
2391         if (dev->no_d3cold) {
2392                 dev->no_d3cold = false;
2393                 pci_bridge_d3_update(dev);
2394         }
2395 }
2396 EXPORT_SYMBOL_GPL(pci_d3cold_enable);
2397
2398 /**
2399  * pci_d3cold_disable - Disable D3cold for device
2400  * @dev: PCI device to handle
2401  *
2402  * This function can be used in drivers to disable D3cold from the device
2403  * they handle.  It also updates upstream PCI bridge PM capabilities
2404  * accordingly.
2405  */
2406 void pci_d3cold_disable(struct pci_dev *dev)
2407 {
2408         if (!dev->no_d3cold) {
2409                 dev->no_d3cold = true;
2410                 pci_bridge_d3_update(dev);
2411         }
2412 }
2413 EXPORT_SYMBOL_GPL(pci_d3cold_disable);
2414
2415 /**
2416  * pci_pm_init - Initialize PM functions of given PCI device
2417  * @dev: PCI device to handle.
2418  */
2419 void pci_pm_init(struct pci_dev *dev)
2420 {
2421         int pm;
2422         u16 pmc;
2423
2424         pm_runtime_forbid(&dev->dev);
2425         pm_runtime_set_active(&dev->dev);
2426         pm_runtime_enable(&dev->dev);
2427         device_enable_async_suspend(&dev->dev);
2428         dev->wakeup_prepared = false;
2429
2430         dev->pm_cap = 0;
2431         dev->pme_support = 0;
2432
2433         /* find PCI PM capability in list */
2434         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
2435         if (!pm)
2436                 return;
2437         /* Check device's ability to generate PME# */
2438         pci_read_config_word(dev, pm + PCI_PM_PMC, &pmc);
2439
2440         if ((pmc & PCI_PM_CAP_VER_MASK) > 3) {
2441                 pci_err(dev, "unsupported PM cap regs version (%u)\n",
2442                         pmc & PCI_PM_CAP_VER_MASK);
2443                 return;
2444         }
2445
2446         dev->pm_cap = pm;
2447         dev->d3_delay = PCI_PM_D3_WAIT;
2448         dev->d3cold_delay = PCI_PM_D3COLD_WAIT;
2449         dev->bridge_d3 = pci_bridge_d3_possible(dev);
2450         dev->d3cold_allowed = true;
2451
2452         dev->d1_support = false;
2453         dev->d2_support = false;
2454         if (!pci_no_d1d2(dev)) {
2455                 if (pmc & PCI_PM_CAP_D1)
2456                         dev->d1_support = true;
2457                 if (pmc & PCI_PM_CAP_D2)
2458                         dev->d2_support = true;
2459
2460                 if (dev->d1_support || dev->d2_support)
2461                         pci_printk(KERN_DEBUG, dev, "supports%s%s\n",
2462                                    dev->d1_support ? " D1" : "",
2463                                    dev->d2_support ? " D2" : "");
2464         }
2465
2466         pmc &= PCI_PM_CAP_PME_MASK;
2467         if (pmc) {
2468                 pci_printk(KERN_DEBUG, dev, "PME# supported from%s%s%s%s%s\n",
2469                          (pmc & PCI_PM_CAP_PME_D0) ? " D0" : "",
2470                          (pmc & PCI_PM_CAP_PME_D1) ? " D1" : "",
2471                          (pmc & PCI_PM_CAP_PME_D2) ? " D2" : "",
2472                          (pmc & PCI_PM_CAP_PME_D3) ? " D3hot" : "",
2473                          (pmc & PCI_PM_CAP_PME_D3cold) ? " D3cold" : "");
2474                 dev->pme_support = pmc >> PCI_PM_CAP_PME_SHIFT;
2475                 dev->pme_poll = true;
2476                 /*
2477                  * Make device's PM flags reflect the wake-up capability, but
2478                  * let the user space enable it to wake up the system as needed.
2479                  */
2480                 device_set_wakeup_capable(&dev->dev, true);
2481                 /* Disable the PME# generation functionality */
2482                 pci_pme_active(dev, false);
2483         }
2484 }
2485
2486 static unsigned long pci_ea_flags(struct pci_dev *dev, u8 prop)
2487 {
2488         unsigned long flags = IORESOURCE_PCI_FIXED | IORESOURCE_PCI_EA_BEI;
2489
2490         switch (prop) {
2491         case PCI_EA_P_MEM:
2492         case PCI_EA_P_VF_MEM:
2493                 flags |= IORESOURCE_MEM;
2494                 break;
2495         case PCI_EA_P_MEM_PREFETCH:
2496         case PCI_EA_P_VF_MEM_PREFETCH:
2497                 flags |= IORESOURCE_MEM | IORESOURCE_PREFETCH;
2498                 break;
2499         case PCI_EA_P_IO:
2500                 flags |= IORESOURCE_IO;
2501                 break;
2502         default:
2503                 return 0;
2504         }
2505
2506         return flags;
2507 }
2508
2509 static struct resource *pci_ea_get_resource(struct pci_dev *dev, u8 bei,
2510                                             u8 prop)
2511 {
2512         if (bei <= PCI_EA_BEI_BAR5 && prop <= PCI_EA_P_IO)
2513                 return &dev->resource[bei];
2514 #ifdef CONFIG_PCI_IOV
2515         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5 &&
2516                  (prop == PCI_EA_P_VF_MEM || prop == PCI_EA_P_VF_MEM_PREFETCH))
2517                 return &dev->resource[PCI_IOV_RESOURCES +
2518                                       bei - PCI_EA_BEI_VF_BAR0];
2519 #endif
2520         else if (bei == PCI_EA_BEI_ROM)
2521                 return &dev->resource[PCI_ROM_RESOURCE];
2522         else
2523                 return NULL;
2524 }
2525
2526 /* Read an Enhanced Allocation (EA) entry */
2527 static int pci_ea_read(struct pci_dev *dev, int offset)
2528 {
2529         struct resource *res;
2530         int ent_size, ent_offset = offset;
2531         resource_size_t start, end;
2532         unsigned long flags;
2533         u32 dw0, bei, base, max_offset;
2534         u8 prop;
2535         bool support_64 = (sizeof(resource_size_t) >= 8);
2536
2537         pci_read_config_dword(dev, ent_offset, &dw0);
2538         ent_offset += 4;
2539
2540         /* Entry size field indicates DWORDs after 1st */
2541         ent_size = ((dw0 & PCI_EA_ES) + 1) << 2;
2542
2543         if (!(dw0 & PCI_EA_ENABLE)) /* Entry not enabled */
2544                 goto out;
2545
2546         bei = (dw0 & PCI_EA_BEI) >> 4;
2547         prop = (dw0 & PCI_EA_PP) >> 8;
2548
2549         /*
2550          * If the Property is in the reserved range, try the Secondary
2551          * Property instead.
2552          */
2553         if (prop > PCI_EA_P_BRIDGE_IO && prop < PCI_EA_P_MEM_RESERVED)
2554                 prop = (dw0 & PCI_EA_SP) >> 16;
2555         if (prop > PCI_EA_P_BRIDGE_IO)
2556                 goto out;
2557
2558         res = pci_ea_get_resource(dev, bei, prop);
2559         if (!res) {
2560                 pci_err(dev, "Unsupported EA entry BEI: %u\n", bei);
2561                 goto out;
2562         }
2563
2564         flags = pci_ea_flags(dev, prop);
2565         if (!flags) {
2566                 pci_err(dev, "Unsupported EA properties: %#x\n", prop);
2567                 goto out;
2568         }
2569
2570         /* Read Base */
2571         pci_read_config_dword(dev, ent_offset, &base);
2572         start = (base & PCI_EA_FIELD_MASK);
2573         ent_offset += 4;
2574
2575         /* Read MaxOffset */
2576         pci_read_config_dword(dev, ent_offset, &max_offset);
2577         ent_offset += 4;
2578
2579         /* Read Base MSBs (if 64-bit entry) */
2580         if (base & PCI_EA_IS_64) {
2581                 u32 base_upper;
2582
2583                 pci_read_config_dword(dev, ent_offset, &base_upper);
2584                 ent_offset += 4;
2585
2586                 flags |= IORESOURCE_MEM_64;
2587
2588                 /* entry starts above 32-bit boundary, can't use */
2589                 if (!support_64 && base_upper)
2590                         goto out;
2591
2592                 if (support_64)
2593                         start |= ((u64)base_upper << 32);
2594         }
2595
2596         end = start + (max_offset | 0x03);
2597
2598         /* Read MaxOffset MSBs (if 64-bit entry) */
2599         if (max_offset & PCI_EA_IS_64) {
2600                 u32 max_offset_upper;
2601
2602                 pci_read_config_dword(dev, ent_offset, &max_offset_upper);
2603                 ent_offset += 4;
2604
2605                 flags |= IORESOURCE_MEM_64;
2606
2607                 /* entry too big, can't use */
2608                 if (!support_64 && max_offset_upper)
2609                         goto out;
2610
2611                 if (support_64)
2612                         end += ((u64)max_offset_upper << 32);
2613         }
2614
2615         if (end < start) {
2616                 pci_err(dev, "EA Entry crosses address boundary\n");
2617                 goto out;
2618         }
2619
2620         if (ent_size != ent_offset - offset) {
2621                 pci_err(dev, "EA Entry Size (%d) does not match length read (%d)\n",
2622                         ent_size, ent_offset - offset);
2623                 goto out;
2624         }
2625
2626         res->name = pci_name(dev);
2627         res->start = start;
2628         res->end = end;
2629         res->flags = flags;
2630
2631         if (bei <= PCI_EA_BEI_BAR5)
2632                 pci_printk(KERN_DEBUG, dev, "BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2633                            bei, res, prop);
2634         else if (bei == PCI_EA_BEI_ROM)
2635                 pci_printk(KERN_DEBUG, dev, "ROM: %pR (from Enhanced Allocation, properties %#02x)\n",
2636                            res, prop);
2637         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5)
2638                 pci_printk(KERN_DEBUG, dev, "VF BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2639                            bei - PCI_EA_BEI_VF_BAR0, res, prop);
2640         else
2641                 pci_printk(KERN_DEBUG, dev, "BEI %d res: %pR (from Enhanced Allocation, properties %#02x)\n",
2642                            bei, res, prop);
2643
2644 out:
2645         return offset + ent_size;
2646 }
2647
2648 /* Enhanced Allocation Initialization */
2649 void pci_ea_init(struct pci_dev *dev)
2650 {
2651         int ea;
2652         u8 num_ent;
2653         int offset;
2654         int i;
2655
2656         /* find PCI EA capability in list */
2657         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
2658         if (!ea)
2659                 return;
2660
2661         /* determine the number of entries */
2662         pci_bus_read_config_byte(dev->bus, dev->devfn, ea + PCI_EA_NUM_ENT,
2663                                         &num_ent);
2664         num_ent &= PCI_EA_NUM_ENT_MASK;
2665
2666         offset = ea + PCI_EA_FIRST_ENT;
2667
2668         /* Skip DWORD 2 for type 1 functions */
2669         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE)
2670                 offset += 4;
2671
2672         /* parse each EA entry */
2673         for (i = 0; i < num_ent; ++i)
2674                 offset = pci_ea_read(dev, offset);
2675 }
2676
2677 static void pci_add_saved_cap(struct pci_dev *pci_dev,
2678         struct pci_cap_saved_state *new_cap)
2679 {
2680         hlist_add_head(&new_cap->next, &pci_dev->saved_cap_space);
2681 }
2682
2683 /**
2684  * _pci_add_cap_save_buffer - allocate buffer for saving given
2685  *                            capability registers
2686  * @dev: the PCI device
2687  * @cap: the capability to allocate the buffer for
2688  * @extended: Standard or Extended capability ID
2689  * @size: requested size of the buffer
2690  */
2691 static int _pci_add_cap_save_buffer(struct pci_dev *dev, u16 cap,
2692                                     bool extended, unsigned int size)
2693 {
2694         int pos;
2695         struct pci_cap_saved_state *save_state;
2696
2697         if (extended)
2698                 pos = pci_find_ext_capability(dev, cap);
2699         else
2700                 pos = pci_find_capability(dev, cap);
2701
2702         if (!pos)
2703                 return 0;
2704
2705         save_state = kzalloc(sizeof(*save_state) + size, GFP_KERNEL);
2706         if (!save_state)
2707                 return -ENOMEM;
2708
2709         save_state->cap.cap_nr = cap;
2710         save_state->cap.cap_extended = extended;
2711         save_state->cap.size = size;
2712         pci_add_saved_cap(dev, save_state);
2713
2714         return 0;
2715 }
2716
2717 int pci_add_cap_save_buffer(struct pci_dev *dev, char cap, unsigned int size)
2718 {
2719         return _pci_add_cap_save_buffer(dev, cap, false, size);
2720 }
2721
2722 int pci_add_ext_cap_save_buffer(struct pci_dev *dev, u16 cap, unsigned int size)
2723 {
2724         return _pci_add_cap_save_buffer(dev, cap, true, size);
2725 }
2726
2727 /**
2728  * pci_allocate_cap_save_buffers - allocate buffers for saving capabilities
2729  * @dev: the PCI device
2730  */
2731 void pci_allocate_cap_save_buffers(struct pci_dev *dev)
2732 {
2733         int error;
2734
2735         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_EXP,
2736                                         PCI_EXP_SAVE_REGS * sizeof(u16));
2737         if (error)
2738                 pci_err(dev, "unable to preallocate PCI Express save buffer\n");
2739
2740         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_PCIX, sizeof(u16));
2741         if (error)
2742                 pci_err(dev, "unable to preallocate PCI-X save buffer\n");
2743
2744         pci_allocate_vc_save_buffers(dev);
2745 }
2746
2747 void pci_free_cap_save_buffers(struct pci_dev *dev)
2748 {
2749         struct pci_cap_saved_state *tmp;
2750         struct hlist_node *n;
2751
2752         hlist_for_each_entry_safe(tmp, n, &dev->saved_cap_space, next)
2753                 kfree(tmp);
2754 }
2755
2756 /**
2757  * pci_configure_ari - enable or disable ARI forwarding
2758  * @dev: the PCI device
2759  *
2760  * If @dev and its upstream bridge both support ARI, enable ARI in the
2761  * bridge.  Otherwise, disable ARI in the bridge.
2762  */
2763 void pci_configure_ari(struct pci_dev *dev)
2764 {
2765         u32 cap;
2766         struct pci_dev *bridge;
2767
2768         if (pcie_ari_disabled || !pci_is_pcie(dev) || dev->devfn)
2769                 return;
2770
2771         bridge = dev->bus->self;
2772         if (!bridge)
2773                 return;
2774
2775         pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
2776         if (!(cap & PCI_EXP_DEVCAP2_ARI))
2777                 return;
2778
2779         if (pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI)) {
2780                 pcie_capability_set_word(bridge, PCI_EXP_DEVCTL2,
2781                                          PCI_EXP_DEVCTL2_ARI);
2782                 bridge->ari_enabled = 1;
2783         } else {
2784                 pcie_capability_clear_word(bridge, PCI_EXP_DEVCTL2,
2785                                            PCI_EXP_DEVCTL2_ARI);
2786                 bridge->ari_enabled = 0;
2787         }
2788 }
2789
2790 static int pci_acs_enable;
2791
2792 /**
2793  * pci_request_acs - ask for ACS to be enabled if supported
2794  */
2795 void pci_request_acs(void)
2796 {
2797         pci_acs_enable = 1;
2798 }
2799
2800 /**
2801  * pci_std_enable_acs - enable ACS on devices using standard ACS capabilites
2802  * @dev: the PCI device
2803  */
2804 static void pci_std_enable_acs(struct pci_dev *dev)
2805 {
2806         int pos;
2807         u16 cap;
2808         u16 ctrl;
2809
2810         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ACS);
2811         if (!pos)
2812                 return;
2813
2814         pci_read_config_word(dev, pos + PCI_ACS_CAP, &cap);
2815         pci_read_config_word(dev, pos + PCI_ACS_CTRL, &ctrl);
2816
2817         /* Source Validation */
2818         ctrl |= (cap & PCI_ACS_SV);
2819
2820         /* P2P Request Redirect */
2821         ctrl |= (cap & PCI_ACS_RR);
2822
2823         /* P2P Completion Redirect */
2824         ctrl |= (cap & PCI_ACS_CR);
2825
2826         /* Upstream Forwarding */
2827         ctrl |= (cap & PCI_ACS_UF);
2828
2829         pci_write_config_word(dev, pos + PCI_ACS_CTRL, ctrl);
2830 }
2831
2832 /**
2833  * pci_enable_acs - enable ACS if hardware support it
2834  * @dev: the PCI device
2835  */
2836 void pci_enable_acs(struct pci_dev *dev)
2837 {
2838         if (!pci_acs_enable)
2839                 return;
2840
2841         if (!pci_dev_specific_enable_acs(dev))
2842                 return;
2843
2844         pci_std_enable_acs(dev);
2845 }
2846
2847 static bool pci_acs_flags_enabled(struct pci_dev *pdev, u16 acs_flags)
2848 {
2849         int pos;
2850         u16 cap, ctrl;
2851
2852         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ACS);
2853         if (!pos)
2854                 return false;
2855
2856         /*
2857          * Except for egress control, capabilities are either required
2858          * or only required if controllable.  Features missing from the
2859          * capability field can therefore be assumed as hard-wired enabled.
2860          */
2861         pci_read_config_word(pdev, pos + PCI_ACS_CAP, &cap);
2862         acs_flags &= (cap | PCI_ACS_EC);
2863
2864         pci_read_config_word(pdev, pos + PCI_ACS_CTRL, &ctrl);
2865         return (ctrl & acs_flags) == acs_flags;
2866 }
2867
2868 /**
2869  * pci_acs_enabled - test ACS against required flags for a given device
2870  * @pdev: device to test
2871  * @acs_flags: required PCI ACS flags
2872  *
2873  * Return true if the device supports the provided flags.  Automatically
2874  * filters out flags that are not implemented on multifunction devices.
2875  *
2876  * Note that this interface checks the effective ACS capabilities of the
2877  * device rather than the actual capabilities.  For instance, most single
2878  * function endpoints are not required to support ACS because they have no
2879  * opportunity for peer-to-peer access.  We therefore return 'true'
2880  * regardless of whether the device exposes an ACS capability.  This makes
2881  * it much easier for callers of this function to ignore the actual type
2882  * or topology of the device when testing ACS support.
2883  */
2884 bool pci_acs_enabled(struct pci_dev *pdev, u16 acs_flags)
2885 {
2886         int ret;
2887
2888         ret = pci_dev_specific_acs_enabled(pdev, acs_flags);
2889         if (ret >= 0)
2890                 return ret > 0;
2891
2892         /*
2893          * Conventional PCI and PCI-X devices never support ACS, either
2894          * effectively or actually.  The shared bus topology implies that
2895          * any device on the bus can receive or snoop DMA.
2896          */
2897         if (!pci_is_pcie(pdev))
2898                 return false;
2899
2900         switch (pci_pcie_type(pdev)) {
2901         /*
2902          * PCI/X-to-PCIe bridges are not specifically mentioned by the spec,
2903          * but since their primary interface is PCI/X, we conservatively
2904          * handle them as we would a non-PCIe device.
2905          */
2906         case PCI_EXP_TYPE_PCIE_BRIDGE:
2907         /*
2908          * PCIe 3.0, 6.12.1 excludes ACS on these devices.  "ACS is never
2909          * applicable... must never implement an ACS Extended Capability...".
2910          * This seems arbitrary, but we take a conservative interpretation
2911          * of this statement.
2912          */
2913         case PCI_EXP_TYPE_PCI_BRIDGE:
2914         case PCI_EXP_TYPE_RC_EC:
2915                 return false;
2916         /*
2917          * PCIe 3.0, 6.12.1.1 specifies that downstream and root ports should
2918          * implement ACS in order to indicate their peer-to-peer capabilities,
2919          * regardless of whether they are single- or multi-function devices.
2920          */
2921         case PCI_EXP_TYPE_DOWNSTREAM:
2922         case PCI_EXP_TYPE_ROOT_PORT:
2923                 return pci_acs_flags_enabled(pdev, acs_flags);
2924         /*
2925          * PCIe 3.0, 6.12.1.2 specifies ACS capabilities that should be
2926          * implemented by the remaining PCIe types to indicate peer-to-peer
2927          * capabilities, but only when they are part of a multifunction
2928          * device.  The footnote for section 6.12 indicates the specific
2929          * PCIe types included here.
2930          */
2931         case PCI_EXP_TYPE_ENDPOINT:
2932         case PCI_EXP_TYPE_UPSTREAM:
2933         case PCI_EXP_TYPE_LEG_END:
2934         case PCI_EXP_TYPE_RC_END:
2935                 if (!pdev->multifunction)
2936                         break;
2937
2938                 return pci_acs_flags_enabled(pdev, acs_flags);
2939         }
2940
2941         /*
2942          * PCIe 3.0, 6.12.1.3 specifies no ACS capabilities are applicable
2943          * to single function devices with the exception of downstream ports.
2944          */
2945         return true;
2946 }
2947
2948 /**
2949  * pci_acs_path_enable - test ACS flags from start to end in a hierarchy
2950  * @start: starting downstream device
2951  * @end: ending upstream device or NULL to search to the root bus
2952  * @acs_flags: required flags
2953  *
2954  * Walk up a device tree from start to end testing PCI ACS support.  If
2955  * any step along the way does not support the required flags, return false.
2956  */
2957 bool pci_acs_path_enabled(struct pci_dev *start,
2958                           struct pci_dev *end, u16 acs_flags)
2959 {
2960         struct pci_dev *pdev, *parent = start;
2961
2962         do {
2963                 pdev = parent;
2964
2965                 if (!pci_acs_enabled(pdev, acs_flags))
2966                         return false;
2967
2968                 if (pci_is_root_bus(pdev->bus))
2969                         return (end == NULL);
2970
2971                 parent = pdev->bus->self;
2972         } while (pdev != end);
2973
2974         return true;
2975 }
2976
2977 /**
2978  * pci_rebar_find_pos - find position of resize ctrl reg for BAR
2979  * @pdev: PCI device
2980  * @bar: BAR to find
2981  *
2982  * Helper to find the position of the ctrl register for a BAR.
2983  * Returns -ENOTSUPP if resizable BARs are not supported at all.
2984  * Returns -ENOENT if no ctrl register for the BAR could be found.
2985  */
2986 static int pci_rebar_find_pos(struct pci_dev *pdev, int bar)
2987 {
2988         unsigned int pos, nbars, i;
2989         u32 ctrl;
2990
2991         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_REBAR);
2992         if (!pos)
2993                 return -ENOTSUPP;
2994
2995         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
2996         nbars = (ctrl & PCI_REBAR_CTRL_NBAR_MASK) >>
2997                     PCI_REBAR_CTRL_NBAR_SHIFT;
2998
2999         for (i = 0; i < nbars; i++, pos += 8) {
3000                 int bar_idx;
3001
3002                 pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3003                 bar_idx = ctrl & PCI_REBAR_CTRL_BAR_IDX;
3004                 if (bar_idx == bar)
3005                         return pos;
3006         }
3007
3008         return -ENOENT;
3009 }
3010
3011 /**
3012  * pci_rebar_get_possible_sizes - get possible sizes for BAR
3013  * @pdev: PCI device
3014  * @bar: BAR to query
3015  *
3016  * Get the possible sizes of a resizable BAR as bitmask defined in the spec
3017  * (bit 0=1MB, bit 19=512GB). Returns 0 if BAR isn't resizable.
3018  */
3019 u32 pci_rebar_get_possible_sizes(struct pci_dev *pdev, int bar)
3020 {
3021         int pos;
3022         u32 cap;
3023
3024         pos = pci_rebar_find_pos(pdev, bar);
3025         if (pos < 0)
3026                 return 0;
3027
3028         pci_read_config_dword(pdev, pos + PCI_REBAR_CAP, &cap);
3029         return (cap & PCI_REBAR_CAP_SIZES) >> 4;
3030 }
3031
3032 /**
3033  * pci_rebar_get_current_size - get the current size of a BAR
3034  * @pdev: PCI device
3035  * @bar: BAR to set size to
3036  *
3037  * Read the size of a BAR from the resizable BAR config.
3038  * Returns size if found or negative error code.
3039  */
3040 int pci_rebar_get_current_size(struct pci_dev *pdev, int bar)
3041 {
3042         int pos;
3043         u32 ctrl;
3044
3045         pos = pci_rebar_find_pos(pdev, bar);
3046         if (pos < 0)
3047                 return pos;
3048
3049         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3050         return (ctrl & PCI_REBAR_CTRL_BAR_SIZE) >> 8;
3051 }
3052
3053 /**
3054  * pci_rebar_set_size - set a new size for a BAR
3055  * @pdev: PCI device
3056  * @bar: BAR to set size to
3057  * @size: new size as defined in the spec (0=1MB, 19=512GB)
3058  *
3059  * Set the new size of a BAR as defined in the spec.
3060  * Returns zero if resizing was successful, error code otherwise.
3061  */
3062 int pci_rebar_set_size(struct pci_dev *pdev, int bar, int size)
3063 {
3064         int pos;
3065         u32 ctrl;
3066
3067         pos = pci_rebar_find_pos(pdev, bar);
3068         if (pos < 0)
3069                 return pos;
3070
3071         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3072         ctrl &= ~PCI_REBAR_CTRL_BAR_SIZE;
3073         ctrl |= size << 8;
3074         pci_write_config_dword(pdev, pos + PCI_REBAR_CTRL, ctrl);
3075         return 0;
3076 }
3077
3078 /**
3079  * pci_enable_atomic_ops_to_root - enable AtomicOp requests to root port
3080  * @dev: the PCI device
3081  * @cap_mask: mask of desired AtomicOp sizes, including one or more of:
3082  *      PCI_EXP_DEVCAP2_ATOMIC_COMP32
3083  *      PCI_EXP_DEVCAP2_ATOMIC_COMP64
3084  *      PCI_EXP_DEVCAP2_ATOMIC_COMP128
3085  *
3086  * Return 0 if all upstream bridges support AtomicOp routing, egress
3087  * blocking is disabled on all upstream ports, and the root port supports
3088  * the requested completion capabilities (32-bit, 64-bit and/or 128-bit
3089  * AtomicOp completion), or negative otherwise.
3090  */
3091 int pci_enable_atomic_ops_to_root(struct pci_dev *dev, u32 cap_mask)
3092 {
3093         struct pci_bus *bus = dev->bus;
3094         struct pci_dev *bridge;
3095         u32 cap, ctl2;
3096
3097         if (!pci_is_pcie(dev))
3098                 return -EINVAL;
3099
3100         /*
3101          * Per PCIe r4.0, sec 6.15, endpoints and root ports may be
3102          * AtomicOp requesters.  For now, we only support endpoints as
3103          * requesters and root ports as completers.  No endpoints as
3104          * completers, and no peer-to-peer.
3105          */
3106
3107         switch (pci_pcie_type(dev)) {
3108         case PCI_EXP_TYPE_ENDPOINT:
3109         case PCI_EXP_TYPE_LEG_END:
3110         case PCI_EXP_TYPE_RC_END:
3111                 break;
3112         default:
3113                 return -EINVAL;
3114         }
3115
3116         while (bus->parent) {
3117                 bridge = bus->self;
3118
3119                 pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
3120
3121                 switch (pci_pcie_type(bridge)) {
3122                 /* Ensure switch ports support AtomicOp routing */
3123                 case PCI_EXP_TYPE_UPSTREAM:
3124                 case PCI_EXP_TYPE_DOWNSTREAM:
3125                         if (!(cap & PCI_EXP_DEVCAP2_ATOMIC_ROUTE))
3126                                 return -EINVAL;
3127                         break;
3128
3129                 /* Ensure root port supports all the sizes we care about */
3130                 case PCI_EXP_TYPE_ROOT_PORT:
3131                         if ((cap & cap_mask) != cap_mask)
3132                                 return -EINVAL;
3133                         break;
3134                 }
3135
3136                 /* Ensure upstream ports don't block AtomicOps on egress */
3137                 if (!bridge->has_secondary_link) {
3138                         pcie_capability_read_dword(bridge, PCI_EXP_DEVCTL2,
3139                                                    &ctl2);
3140                         if (ctl2 & PCI_EXP_DEVCTL2_ATOMIC_EGRESS_BLOCK)
3141                                 return -EINVAL;
3142                 }
3143
3144                 bus = bus->parent;
3145         }
3146
3147         pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
3148                                  PCI_EXP_DEVCTL2_ATOMIC_REQ);
3149         return 0;
3150 }
3151 EXPORT_SYMBOL(pci_enable_atomic_ops_to_root);
3152
3153 /**
3154  * pci_swizzle_interrupt_pin - swizzle INTx for device behind bridge
3155  * @dev: the PCI device
3156  * @pin: the INTx pin (1=INTA, 2=INTB, 3=INTC, 4=INTD)
3157  *
3158  * Perform INTx swizzling for a device behind one level of bridge.  This is
3159  * required by section 9.1 of the PCI-to-PCI bridge specification for devices
3160  * behind bridges on add-in cards.  For devices with ARI enabled, the slot
3161  * number is always 0 (see the Implementation Note in section 2.2.8.1 of
3162  * the PCI Express Base Specification, Revision 2.1)
3163  */
3164 u8 pci_swizzle_interrupt_pin(const struct pci_dev *dev, u8 pin)
3165 {
3166         int slot;
3167
3168         if (pci_ari_enabled(dev->bus))
3169                 slot = 0;
3170         else
3171                 slot = PCI_SLOT(dev->devfn);
3172
3173         return (((pin - 1) + slot) % 4) + 1;
3174 }
3175
3176 int pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge)
3177 {
3178         u8 pin;
3179
3180         pin = dev->pin;
3181         if (!pin)
3182                 return -1;
3183
3184         while (!pci_is_root_bus(dev->bus)) {
3185                 pin = pci_swizzle_interrupt_pin(dev, pin);
3186                 dev = dev->bus->self;
3187         }
3188         *bridge = dev;
3189         return pin;
3190 }
3191
3192 /**
3193  * pci_common_swizzle - swizzle INTx all the way to root bridge
3194  * @dev: the PCI device
3195  * @pinp: pointer to the INTx pin value (1=INTA, 2=INTB, 3=INTD, 4=INTD)
3196  *
3197  * Perform INTx swizzling for a device.  This traverses through all PCI-to-PCI
3198  * bridges all the way up to a PCI root bus.
3199  */
3200 u8 pci_common_swizzle(struct pci_dev *dev, u8 *pinp)
3201 {
3202         u8 pin = *pinp;
3203
3204         while (!pci_is_root_bus(dev->bus)) {
3205                 pin = pci_swizzle_interrupt_pin(dev, pin);
3206                 dev = dev->bus->self;
3207         }
3208         *pinp = pin;
3209         return PCI_SLOT(dev->devfn);
3210 }
3211 EXPORT_SYMBOL_GPL(pci_common_swizzle);
3212
3213 /**
3214  *      pci_release_region - Release a PCI bar
3215  *      @pdev: PCI device whose resources were previously reserved by pci_request_region
3216  *      @bar: BAR to release
3217  *
3218  *      Releases the PCI I/O and memory resources previously reserved by a
3219  *      successful call to pci_request_region.  Call this function only
3220  *      after all use of the PCI regions has ceased.
3221  */
3222 void pci_release_region(struct pci_dev *pdev, int bar)
3223 {
3224         struct pci_devres *dr;
3225
3226         if (pci_resource_len(pdev, bar) == 0)
3227                 return;
3228         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO)
3229                 release_region(pci_resource_start(pdev, bar),
3230                                 pci_resource_len(pdev, bar));
3231         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM)
3232                 release_mem_region(pci_resource_start(pdev, bar),
3233                                 pci_resource_len(pdev, bar));
3234
3235         dr = find_pci_dr(pdev);
3236         if (dr)
3237                 dr->region_mask &= ~(1 << bar);
3238 }
3239 EXPORT_SYMBOL(pci_release_region);
3240
3241 /**
3242  *      __pci_request_region - Reserved PCI I/O and memory resource
3243  *      @pdev: PCI device whose resources are to be reserved
3244  *      @bar: BAR to be reserved
3245  *      @res_name: Name to be associated with resource.
3246  *      @exclusive: whether the region access is exclusive or not
3247  *
3248  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3249  *      being reserved by owner @res_name.  Do not access any
3250  *      address inside the PCI regions unless this call returns
3251  *      successfully.
3252  *
3253  *      If @exclusive is set, then the region is marked so that userspace
3254  *      is explicitly not allowed to map the resource via /dev/mem or
3255  *      sysfs MMIO access.
3256  *
3257  *      Returns 0 on success, or %EBUSY on error.  A warning
3258  *      message is also printed on failure.
3259  */
3260 static int __pci_request_region(struct pci_dev *pdev, int bar,
3261                                 const char *res_name, int exclusive)
3262 {
3263         struct pci_devres *dr;
3264
3265         if (pci_resource_len(pdev, bar) == 0)
3266                 return 0;
3267
3268         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO) {
3269                 if (!request_region(pci_resource_start(pdev, bar),
3270                             pci_resource_len(pdev, bar), res_name))
3271                         goto err_out;
3272         } else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM) {
3273                 if (!__request_mem_region(pci_resource_start(pdev, bar),
3274                                         pci_resource_len(pdev, bar), res_name,
3275                                         exclusive))
3276                         goto err_out;
3277         }
3278
3279         dr = find_pci_dr(pdev);
3280         if (dr)
3281                 dr->region_mask |= 1 << bar;
3282
3283         return 0;
3284
3285 err_out:
3286         pci_warn(pdev, "BAR %d: can't reserve %pR\n", bar,
3287                  &pdev->resource[bar]);
3288         return -EBUSY;
3289 }
3290
3291 /**
3292  *      pci_request_region - Reserve PCI I/O and memory resource
3293  *      @pdev: PCI device whose resources are to be reserved
3294  *      @bar: BAR to be reserved
3295  *      @res_name: Name to be associated with resource
3296  *
3297  *      Mark the PCI region associated with PCI device @pdev BAR @bar as
3298  *      being reserved by owner @res_name.  Do not access any
3299  *      address inside the PCI regions unless this call returns
3300  *      successfully.
3301  *
3302  *      Returns 0 on success, or %EBUSY on error.  A warning
3303  *      message is also printed on failure.
3304  */
3305 int pci_request_region(struct pci_dev *pdev, int bar, const char *res_name)
3306 {
3307         return __pci_request_region(pdev, bar, res_name, 0);
3308 }
3309 EXPORT_SYMBOL(pci_request_region);
3310
3311 /**
3312  *      pci_request_region_exclusive - Reserved PCI I/O and memory resource
3313  *      @pdev: PCI device whose resources are to be reserved
3314  *      @bar: BAR to be reserved
3315  *      @res_name: Name to be associated with resource.
3316  *
3317  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3318  *      being reserved by owner @res_name.  Do not access any
3319  *      address inside the PCI regions unless this call returns
3320  *      successfully.
3321  *
3322  *      Returns 0 on success, or %EBUSY on error.  A warning
3323  *      message is also printed on failure.
3324  *
3325  *      The key difference that _exclusive makes it that userspace is
3326  *      explicitly not allowed to map the resource via /dev/mem or
3327  *      sysfs.
3328  */
3329 int pci_request_region_exclusive(struct pci_dev *pdev, int bar,
3330                                  const char *res_name)
3331 {
3332         return __pci_request_region(pdev, bar, res_name, IORESOURCE_EXCLUSIVE);
3333 }
3334 EXPORT_SYMBOL(pci_request_region_exclusive);
3335
3336 /**
3337  * pci_release_selected_regions - Release selected PCI I/O and memory resources
3338  * @pdev: PCI device whose resources were previously reserved
3339  * @bars: Bitmask of BARs to be released
3340  *
3341  * Release selected PCI I/O and memory resources previously reserved.
3342  * Call this function only after all use of the PCI regions has ceased.
3343  */
3344 void pci_release_selected_regions(struct pci_dev *pdev, int bars)
3345 {
3346         int i;
3347
3348         for (i = 0; i < 6; i++)
3349                 if (bars & (1 << i))
3350                         pci_release_region(pdev, i);
3351 }
3352 EXPORT_SYMBOL(pci_release_selected_regions);
3353
3354 static int __pci_request_selected_regions(struct pci_dev *pdev, int bars,
3355                                           const char *res_name, int excl)
3356 {
3357         int i;
3358
3359         for (i = 0; i < 6; i++)
3360                 if (bars & (1 << i))
3361                         if (__pci_request_region(pdev, i, res_name, excl))
3362                                 goto err_out;
3363         return 0;
3364
3365 err_out:
3366         while (--i >= 0)
3367                 if (bars & (1 << i))
3368                         pci_release_region(pdev, i);
3369
3370         return -EBUSY;
3371 }
3372
3373
3374 /**
3375  * pci_request_selected_regions - Reserve selected PCI I/O and memory resources
3376  * @pdev: PCI device whose resources are to be reserved
3377  * @bars: Bitmask of BARs to be requested
3378  * @res_name: Name to be associated with resource
3379  */
3380 int pci_request_selected_regions(struct pci_dev *pdev, int bars,
3381                                  const char *res_name)
3382 {
3383         return __pci_request_selected_regions(pdev, bars, res_name, 0);
3384 }
3385 EXPORT_SYMBOL(pci_request_selected_regions);
3386
3387 int pci_request_selected_regions_exclusive(struct pci_dev *pdev, int bars,
3388                                            const char *res_name)
3389 {
3390         return __pci_request_selected_regions(pdev, bars, res_name,
3391                         IORESOURCE_EXCLUSIVE);
3392 }
3393 EXPORT_SYMBOL(pci_request_selected_regions_exclusive);
3394
3395 /**
3396  *      pci_release_regions - Release reserved PCI I/O and memory resources
3397  *      @pdev: PCI device whose resources were previously reserved by pci_request_regions
3398  *
3399  *      Releases all PCI I/O and memory resources previously reserved by a
3400  *      successful call to pci_request_regions.  Call this function only
3401  *      after all use of the PCI regions has ceased.
3402  */
3403
3404 void pci_release_regions(struct pci_dev *pdev)
3405 {
3406         pci_release_selected_regions(pdev, (1 << 6) - 1);
3407 }
3408 EXPORT_SYMBOL(pci_release_regions);
3409
3410 /**
3411  *      pci_request_regions - Reserved PCI I/O and memory resources
3412  *      @pdev: PCI device whose resources are to be reserved
3413  *      @res_name: Name to be associated with resource.
3414  *
3415  *      Mark all PCI regions associated with PCI device @pdev as
3416  *      being reserved by owner @res_name.  Do not access any
3417  *      address inside the PCI regions unless this call returns
3418  *      successfully.
3419  *
3420  *      Returns 0 on success, or %EBUSY on error.  A warning
3421  *      message is also printed on failure.
3422  */
3423 int pci_request_regions(struct pci_dev *pdev, const char *res_name)
3424 {
3425         return pci_request_selected_regions(pdev, ((1 << 6) - 1), res_name);
3426 }
3427 EXPORT_SYMBOL(pci_request_regions);
3428
3429 /**
3430  *      pci_request_regions_exclusive - Reserved PCI I/O and memory resources
3431  *      @pdev: PCI device whose resources are to be reserved
3432  *      @res_name: Name to be associated with resource.
3433  *
3434  *      Mark all PCI regions associated with PCI device @pdev as
3435  *      being reserved by owner @res_name.  Do not access any
3436  *      address inside the PCI regions unless this call returns
3437  *      successfully.
3438  *
3439  *      pci_request_regions_exclusive() will mark the region so that
3440  *      /dev/mem and the sysfs MMIO access will not be allowed.
3441  *
3442  *      Returns 0 on success, or %EBUSY on error.  A warning
3443  *      message is also printed on failure.
3444  */
3445 int pci_request_regions_exclusive(struct pci_dev *pdev, const char *res_name)
3446 {
3447         return pci_request_selected_regions_exclusive(pdev,
3448                                         ((1 << 6) - 1), res_name);
3449 }
3450 EXPORT_SYMBOL(pci_request_regions_exclusive);
3451
3452 /*
3453  * Record the PCI IO range (expressed as CPU physical address + size).
3454  * Return a negative value if an error has occured, zero otherwise
3455  */
3456 int pci_register_io_range(struct fwnode_handle *fwnode, phys_addr_t addr,
3457                         resource_size_t size)
3458 {
3459         int ret = 0;
3460 #ifdef PCI_IOBASE
3461         struct logic_pio_hwaddr *range;
3462
3463         if (!size || addr + size < addr)
3464                 return -EINVAL;
3465
3466         range = kzalloc(sizeof(*range), GFP_ATOMIC);
3467         if (!range)
3468                 return -ENOMEM;
3469
3470         range->fwnode = fwnode;
3471         range->size = size;
3472         range->hw_start = addr;
3473         range->flags = LOGIC_PIO_CPU_MMIO;
3474
3475         ret = logic_pio_register_range(range);
3476         if (ret)
3477                 kfree(range);
3478 #endif
3479
3480         return ret;
3481 }
3482
3483 phys_addr_t pci_pio_to_address(unsigned long pio)
3484 {
3485         phys_addr_t address = (phys_addr_t)OF_BAD_ADDR;
3486
3487 #ifdef PCI_IOBASE
3488         if (pio >= MMIO_UPPER_LIMIT)
3489                 return address;
3490
3491         address = logic_pio_to_hwaddr(pio);
3492 #endif
3493
3494         return address;
3495 }
3496
3497 unsigned long __weak pci_address_to_pio(phys_addr_t address)
3498 {
3499 #ifdef PCI_IOBASE
3500         return logic_pio_trans_cpuaddr(address);
3501 #else
3502         if (address > IO_SPACE_LIMIT)
3503                 return (unsigned long)-1;
3504
3505         return (unsigned long) address;
3506 #endif
3507 }
3508
3509 /**
3510  *      pci_remap_iospace - Remap the memory mapped I/O space
3511  *      @res: Resource describing the I/O space
3512  *      @phys_addr: physical address of range to be mapped
3513  *
3514  *      Remap the memory mapped I/O space described by the @res
3515  *      and the CPU physical address @phys_addr into virtual address space.
3516  *      Only architectures that have memory mapped IO functions defined
3517  *      (and the PCI_IOBASE value defined) should call this function.
3518  */
3519 int pci_remap_iospace(const struct resource *res, phys_addr_t phys_addr)
3520 {
3521 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3522         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3523
3524         if (!(res->flags & IORESOURCE_IO))
3525                 return -EINVAL;
3526
3527         if (res->end > IO_SPACE_LIMIT)
3528                 return -EINVAL;
3529
3530         return ioremap_page_range(vaddr, vaddr + resource_size(res), phys_addr,
3531                                   pgprot_device(PAGE_KERNEL));
3532 #else
3533         /* this architecture does not have memory mapped I/O space,
3534            so this function should never be called */
3535         WARN_ONCE(1, "This architecture does not support memory mapped I/O\n");
3536         return -ENODEV;
3537 #endif
3538 }
3539 EXPORT_SYMBOL(pci_remap_iospace);
3540
3541 /**
3542  *      pci_unmap_iospace - Unmap the memory mapped I/O space
3543  *      @res: resource to be unmapped
3544  *
3545  *      Unmap the CPU virtual address @res from virtual address space.
3546  *      Only architectures that have memory mapped IO functions defined
3547  *      (and the PCI_IOBASE value defined) should call this function.
3548  */
3549 void pci_unmap_iospace(struct resource *res)
3550 {
3551 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3552         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3553
3554         unmap_kernel_range(vaddr, resource_size(res));
3555 #endif
3556 }
3557 EXPORT_SYMBOL(pci_unmap_iospace);
3558
3559 /**
3560  * devm_pci_remap_cfgspace - Managed pci_remap_cfgspace()
3561  * @dev: Generic device to remap IO address for
3562  * @offset: Resource address to map
3563  * @size: Size of map
3564  *
3565  * Managed pci_remap_cfgspace().  Map is automatically unmapped on driver
3566  * detach.
3567  */
3568 void __iomem *devm_pci_remap_cfgspace(struct device *dev,
3569                                       resource_size_t offset,
3570                                       resource_size_t size)
3571 {
3572         void __iomem **ptr, *addr;
3573
3574         ptr = devres_alloc(devm_ioremap_release, sizeof(*ptr), GFP_KERNEL);
3575         if (!ptr)
3576                 return NULL;
3577
3578         addr = pci_remap_cfgspace(offset, size);
3579         if (addr) {
3580                 *ptr = addr;
3581                 devres_add(dev, ptr);
3582         } else
3583                 devres_free(ptr);
3584
3585         return addr;
3586 }
3587 EXPORT_SYMBOL(devm_pci_remap_cfgspace);
3588
3589 /**
3590  * devm_pci_remap_cfg_resource - check, request region and ioremap cfg resource
3591  * @dev: generic device to handle the resource for
3592  * @res: configuration space resource to be handled
3593  *
3594  * Checks that a resource is a valid memory region, requests the memory
3595  * region and ioremaps with pci_remap_cfgspace() API that ensures the
3596  * proper PCI configuration space memory attributes are guaranteed.
3597  *
3598  * All operations are managed and will be undone on driver detach.
3599  *
3600  * Returns a pointer to the remapped memory or an ERR_PTR() encoded error code
3601  * on failure. Usage example::
3602  *
3603  *      res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3604  *      base = devm_pci_remap_cfg_resource(&pdev->dev, res);
3605  *      if (IS_ERR(base))
3606  *              return PTR_ERR(base);
3607  */
3608 void __iomem *devm_pci_remap_cfg_resource(struct device *dev,
3609                                           struct resource *res)
3610 {
3611         resource_size_t size;
3612         const char *name;
3613         void __iomem *dest_ptr;
3614
3615         BUG_ON(!dev);
3616
3617         if (!res || resource_type(res) != IORESOURCE_MEM) {
3618                 dev_err(dev, "invalid resource\n");
3619                 return IOMEM_ERR_PTR(-EINVAL);
3620         }
3621
3622         size = resource_size(res);
3623         name = res->name ?: dev_name(dev);
3624
3625         if (!devm_request_mem_region(dev, res->start, size, name)) {
3626                 dev_err(dev, "can't request region for resource %pR\n", res);
3627                 return IOMEM_ERR_PTR(-EBUSY);
3628         }
3629
3630         dest_ptr = devm_pci_remap_cfgspace(dev, res->start, size);
3631         if (!dest_ptr) {
3632                 dev_err(dev, "ioremap failed for resource %pR\n", res);
3633                 devm_release_mem_region(dev, res->start, size);
3634                 dest_ptr = IOMEM_ERR_PTR(-ENOMEM);
3635         }
3636
3637         return dest_ptr;
3638 }
3639 EXPORT_SYMBOL(devm_pci_remap_cfg_resource);
3640
3641 static void __pci_set_master(struct pci_dev *dev, bool enable)
3642 {
3643         u16 old_cmd, cmd;
3644
3645         pci_read_config_word(dev, PCI_COMMAND, &old_cmd);
3646         if (enable)
3647                 cmd = old_cmd | PCI_COMMAND_MASTER;
3648         else
3649                 cmd = old_cmd & ~PCI_COMMAND_MASTER;
3650         if (cmd != old_cmd) {
3651                 pci_dbg(dev, "%s bus mastering\n",
3652                         enable ? "enabling" : "disabling");
3653                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3654         }
3655         dev->is_busmaster = enable;
3656 }
3657
3658 /**
3659  * pcibios_setup - process "pci=" kernel boot arguments
3660  * @str: string used to pass in "pci=" kernel boot arguments
3661  *
3662  * Process kernel boot arguments.  This is the default implementation.
3663  * Architecture specific implementations can override this as necessary.
3664  */
3665 char * __weak __init pcibios_setup(char *str)
3666 {
3667         return str;
3668 }
3669