f6a4dd10d9b0da85a009a1cdd8b6498312573ac3
[muen/linux.git] / drivers / pci / pci.c
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  *      PCI Bus Services, see include/linux/pci.h for further explanation.
4  *
5  *      Copyright 1993 -- 1997 Drew Eckhardt, Frederic Potter,
6  *      David Mosberger-Tang
7  *
8  *      Copyright 1997 -- 2000 Martin Mares <mj@ucw.cz>
9  */
10
11 #include <linux/acpi.h>
12 #include <linux/kernel.h>
13 #include <linux/delay.h>
14 #include <linux/dmi.h>
15 #include <linux/init.h>
16 #include <linux/of.h>
17 #include <linux/of_pci.h>
18 #include <linux/pci.h>
19 #include <linux/pm.h>
20 #include <linux/slab.h>
21 #include <linux/module.h>
22 #include <linux/spinlock.h>
23 #include <linux/string.h>
24 #include <linux/log2.h>
25 #include <linux/pci-aspm.h>
26 #include <linux/pm_wakeup.h>
27 #include <linux/interrupt.h>
28 #include <linux/device.h>
29 #include <linux/pm_runtime.h>
30 #include <linux/pci_hotplug.h>
31 #include <linux/vmalloc.h>
32 #include <linux/pci-ats.h>
33 #include <asm/setup.h>
34 #include <asm/dma.h>
35 #include <linux/aer.h>
36 #include "pci.h"
37
38 const char *pci_power_names[] = {
39         "error", "D0", "D1", "D2", "D3hot", "D3cold", "unknown",
40 };
41 EXPORT_SYMBOL_GPL(pci_power_names);
42
43 int isa_dma_bridge_buggy;
44 EXPORT_SYMBOL(isa_dma_bridge_buggy);
45
46 int pci_pci_problems;
47 EXPORT_SYMBOL(pci_pci_problems);
48
49 unsigned int pci_pm_d3_delay;
50
51 static void pci_pme_list_scan(struct work_struct *work);
52
53 static LIST_HEAD(pci_pme_list);
54 static DEFINE_MUTEX(pci_pme_list_mutex);
55 static DECLARE_DELAYED_WORK(pci_pme_work, pci_pme_list_scan);
56
57 struct pci_pme_device {
58         struct list_head list;
59         struct pci_dev *dev;
60 };
61
62 #define PME_TIMEOUT 1000 /* How long between PME checks */
63
64 static void pci_dev_d3_sleep(struct pci_dev *dev)
65 {
66         unsigned int delay = dev->d3_delay;
67
68         if (delay < pci_pm_d3_delay)
69                 delay = pci_pm_d3_delay;
70
71         if (delay)
72                 msleep(delay);
73 }
74
75 #ifdef CONFIG_PCI_DOMAINS
76 int pci_domains_supported = 1;
77 #endif
78
79 #define DEFAULT_CARDBUS_IO_SIZE         (256)
80 #define DEFAULT_CARDBUS_MEM_SIZE        (64*1024*1024)
81 /* pci=cbmemsize=nnM,cbiosize=nn can override this */
82 unsigned long pci_cardbus_io_size = DEFAULT_CARDBUS_IO_SIZE;
83 unsigned long pci_cardbus_mem_size = DEFAULT_CARDBUS_MEM_SIZE;
84
85 #define DEFAULT_HOTPLUG_IO_SIZE         (256)
86 #define DEFAULT_HOTPLUG_MEM_SIZE        (2*1024*1024)
87 /* pci=hpmemsize=nnM,hpiosize=nn can override this */
88 unsigned long pci_hotplug_io_size  = DEFAULT_HOTPLUG_IO_SIZE;
89 unsigned long pci_hotplug_mem_size = DEFAULT_HOTPLUG_MEM_SIZE;
90
91 #define DEFAULT_HOTPLUG_BUS_SIZE        1
92 unsigned long pci_hotplug_bus_size = DEFAULT_HOTPLUG_BUS_SIZE;
93
94 enum pcie_bus_config_types pcie_bus_config = PCIE_BUS_DEFAULT;
95
96 /*
97  * The default CLS is used if arch didn't set CLS explicitly and not
98  * all pci devices agree on the same value.  Arch can override either
99  * the dfl or actual value as it sees fit.  Don't forget this is
100  * measured in 32-bit words, not bytes.
101  */
102 u8 pci_dfl_cache_line_size = L1_CACHE_BYTES >> 2;
103 u8 pci_cache_line_size;
104
105 /*
106  * If we set up a device for bus mastering, we need to check the latency
107  * timer as certain BIOSes forget to set it properly.
108  */
109 unsigned int pcibios_max_latency = 255;
110
111 /* If set, the PCIe ARI capability will not be used. */
112 static bool pcie_ari_disabled;
113
114 /* Disable bridge_d3 for all PCIe ports */
115 static bool pci_bridge_d3_disable;
116 /* Force bridge_d3 for all PCIe ports */
117 static bool pci_bridge_d3_force;
118
119 static int __init pcie_port_pm_setup(char *str)
120 {
121         if (!strcmp(str, "off"))
122                 pci_bridge_d3_disable = true;
123         else if (!strcmp(str, "force"))
124                 pci_bridge_d3_force = true;
125         return 1;
126 }
127 __setup("pcie_port_pm=", pcie_port_pm_setup);
128
129 /**
130  * pci_bus_max_busnr - returns maximum PCI bus number of given bus' children
131  * @bus: pointer to PCI bus structure to search
132  *
133  * Given a PCI bus, returns the highest PCI bus number present in the set
134  * including the given PCI bus and its list of child PCI buses.
135  */
136 unsigned char pci_bus_max_busnr(struct pci_bus *bus)
137 {
138         struct pci_bus *tmp;
139         unsigned char max, n;
140
141         max = bus->busn_res.end;
142         list_for_each_entry(tmp, &bus->children, node) {
143                 n = pci_bus_max_busnr(tmp);
144                 if (n > max)
145                         max = n;
146         }
147         return max;
148 }
149 EXPORT_SYMBOL_GPL(pci_bus_max_busnr);
150
151 #ifdef CONFIG_HAS_IOMEM
152 void __iomem *pci_ioremap_bar(struct pci_dev *pdev, int bar)
153 {
154         struct resource *res = &pdev->resource[bar];
155
156         /*
157          * Make sure the BAR is actually a memory resource, not an IO resource
158          */
159         if (res->flags & IORESOURCE_UNSET || !(res->flags & IORESOURCE_MEM)) {
160                 pci_warn(pdev, "can't ioremap BAR %d: %pR\n", bar, res);
161                 return NULL;
162         }
163         return ioremap_nocache(res->start, resource_size(res));
164 }
165 EXPORT_SYMBOL_GPL(pci_ioremap_bar);
166
167 void __iomem *pci_ioremap_wc_bar(struct pci_dev *pdev, int bar)
168 {
169         /*
170          * Make sure the BAR is actually a memory resource, not an IO resource
171          */
172         if (!(pci_resource_flags(pdev, bar) & IORESOURCE_MEM)) {
173                 WARN_ON(1);
174                 return NULL;
175         }
176         return ioremap_wc(pci_resource_start(pdev, bar),
177                           pci_resource_len(pdev, bar));
178 }
179 EXPORT_SYMBOL_GPL(pci_ioremap_wc_bar);
180 #endif
181
182
183 static int __pci_find_next_cap_ttl(struct pci_bus *bus, unsigned int devfn,
184                                    u8 pos, int cap, int *ttl)
185 {
186         u8 id;
187         u16 ent;
188
189         pci_bus_read_config_byte(bus, devfn, pos, &pos);
190
191         while ((*ttl)--) {
192                 if (pos < 0x40)
193                         break;
194                 pos &= ~3;
195                 pci_bus_read_config_word(bus, devfn, pos, &ent);
196
197                 id = ent & 0xff;
198                 if (id == 0xff)
199                         break;
200                 if (id == cap)
201                         return pos;
202                 pos = (ent >> 8);
203         }
204         return 0;
205 }
206
207 static int __pci_find_next_cap(struct pci_bus *bus, unsigned int devfn,
208                                u8 pos, int cap)
209 {
210         int ttl = PCI_FIND_CAP_TTL;
211
212         return __pci_find_next_cap_ttl(bus, devfn, pos, cap, &ttl);
213 }
214
215 int pci_find_next_capability(struct pci_dev *dev, u8 pos, int cap)
216 {
217         return __pci_find_next_cap(dev->bus, dev->devfn,
218                                    pos + PCI_CAP_LIST_NEXT, cap);
219 }
220 EXPORT_SYMBOL_GPL(pci_find_next_capability);
221
222 static int __pci_bus_find_cap_start(struct pci_bus *bus,
223                                     unsigned int devfn, u8 hdr_type)
224 {
225         u16 status;
226
227         pci_bus_read_config_word(bus, devfn, PCI_STATUS, &status);
228         if (!(status & PCI_STATUS_CAP_LIST))
229                 return 0;
230
231         switch (hdr_type) {
232         case PCI_HEADER_TYPE_NORMAL:
233         case PCI_HEADER_TYPE_BRIDGE:
234                 return PCI_CAPABILITY_LIST;
235         case PCI_HEADER_TYPE_CARDBUS:
236                 return PCI_CB_CAPABILITY_LIST;
237         }
238
239         return 0;
240 }
241
242 /**
243  * pci_find_capability - query for devices' capabilities
244  * @dev: PCI device to query
245  * @cap: capability code
246  *
247  * Tell if a device supports a given PCI capability.
248  * Returns the address of the requested capability structure within the
249  * device's PCI configuration space or 0 in case the device does not
250  * support it.  Possible values for @cap:
251  *
252  *  %PCI_CAP_ID_PM           Power Management
253  *  %PCI_CAP_ID_AGP          Accelerated Graphics Port
254  *  %PCI_CAP_ID_VPD          Vital Product Data
255  *  %PCI_CAP_ID_SLOTID       Slot Identification
256  *  %PCI_CAP_ID_MSI          Message Signalled Interrupts
257  *  %PCI_CAP_ID_CHSWP        CompactPCI HotSwap
258  *  %PCI_CAP_ID_PCIX         PCI-X
259  *  %PCI_CAP_ID_EXP          PCI Express
260  */
261 int pci_find_capability(struct pci_dev *dev, int cap)
262 {
263         int pos;
264
265         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
266         if (pos)
267                 pos = __pci_find_next_cap(dev->bus, dev->devfn, pos, cap);
268
269         return pos;
270 }
271 EXPORT_SYMBOL(pci_find_capability);
272
273 /**
274  * pci_bus_find_capability - query for devices' capabilities
275  * @bus:   the PCI bus to query
276  * @devfn: PCI device to query
277  * @cap:   capability code
278  *
279  * Like pci_find_capability() but works for pci devices that do not have a
280  * pci_dev structure set up yet.
281  *
282  * Returns the address of the requested capability structure within the
283  * device's PCI configuration space or 0 in case the device does not
284  * support it.
285  */
286 int pci_bus_find_capability(struct pci_bus *bus, unsigned int devfn, int cap)
287 {
288         int pos;
289         u8 hdr_type;
290
291         pci_bus_read_config_byte(bus, devfn, PCI_HEADER_TYPE, &hdr_type);
292
293         pos = __pci_bus_find_cap_start(bus, devfn, hdr_type & 0x7f);
294         if (pos)
295                 pos = __pci_find_next_cap(bus, devfn, pos, cap);
296
297         return pos;
298 }
299 EXPORT_SYMBOL(pci_bus_find_capability);
300
301 /**
302  * pci_find_next_ext_capability - Find an extended capability
303  * @dev: PCI device to query
304  * @start: address at which to start looking (0 to start at beginning of list)
305  * @cap: capability code
306  *
307  * Returns the address of the next matching extended capability structure
308  * within the device's PCI configuration space or 0 if the device does
309  * not support it.  Some capabilities can occur several times, e.g., the
310  * vendor-specific capability, and this provides a way to find them all.
311  */
312 int pci_find_next_ext_capability(struct pci_dev *dev, int start, int cap)
313 {
314         u32 header;
315         int ttl;
316         int pos = PCI_CFG_SPACE_SIZE;
317
318         /* minimum 8 bytes per capability */
319         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
320
321         if (dev->cfg_size <= PCI_CFG_SPACE_SIZE)
322                 return 0;
323
324         if (start)
325                 pos = start;
326
327         if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
328                 return 0;
329
330         /*
331          * If we have no capabilities, this is indicated by cap ID,
332          * cap version and next pointer all being 0.
333          */
334         if (header == 0)
335                 return 0;
336
337         while (ttl-- > 0) {
338                 if (PCI_EXT_CAP_ID(header) == cap && pos != start)
339                         return pos;
340
341                 pos = PCI_EXT_CAP_NEXT(header);
342                 if (pos < PCI_CFG_SPACE_SIZE)
343                         break;
344
345                 if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
346                         break;
347         }
348
349         return 0;
350 }
351 EXPORT_SYMBOL_GPL(pci_find_next_ext_capability);
352
353 /**
354  * pci_find_ext_capability - Find an extended capability
355  * @dev: PCI device to query
356  * @cap: capability code
357  *
358  * Returns the address of the requested extended capability structure
359  * within the device's PCI configuration space or 0 if the device does
360  * not support it.  Possible values for @cap:
361  *
362  *  %PCI_EXT_CAP_ID_ERR         Advanced Error Reporting
363  *  %PCI_EXT_CAP_ID_VC          Virtual Channel
364  *  %PCI_EXT_CAP_ID_DSN         Device Serial Number
365  *  %PCI_EXT_CAP_ID_PWR         Power Budgeting
366  */
367 int pci_find_ext_capability(struct pci_dev *dev, int cap)
368 {
369         return pci_find_next_ext_capability(dev, 0, cap);
370 }
371 EXPORT_SYMBOL_GPL(pci_find_ext_capability);
372
373 static int __pci_find_next_ht_cap(struct pci_dev *dev, int pos, int ht_cap)
374 {
375         int rc, ttl = PCI_FIND_CAP_TTL;
376         u8 cap, mask;
377
378         if (ht_cap == HT_CAPTYPE_SLAVE || ht_cap == HT_CAPTYPE_HOST)
379                 mask = HT_3BIT_CAP_MASK;
380         else
381                 mask = HT_5BIT_CAP_MASK;
382
383         pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn, pos,
384                                       PCI_CAP_ID_HT, &ttl);
385         while (pos) {
386                 rc = pci_read_config_byte(dev, pos + 3, &cap);
387                 if (rc != PCIBIOS_SUCCESSFUL)
388                         return 0;
389
390                 if ((cap & mask) == ht_cap)
391                         return pos;
392
393                 pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn,
394                                               pos + PCI_CAP_LIST_NEXT,
395                                               PCI_CAP_ID_HT, &ttl);
396         }
397
398         return 0;
399 }
400 /**
401  * pci_find_next_ht_capability - query a device's Hypertransport capabilities
402  * @dev: PCI device to query
403  * @pos: Position from which to continue searching
404  * @ht_cap: Hypertransport capability code
405  *
406  * To be used in conjunction with pci_find_ht_capability() to search for
407  * all capabilities matching @ht_cap. @pos should always be a value returned
408  * from pci_find_ht_capability().
409  *
410  * NB. To be 100% safe against broken PCI devices, the caller should take
411  * steps to avoid an infinite loop.
412  */
413 int pci_find_next_ht_capability(struct pci_dev *dev, int pos, int ht_cap)
414 {
415         return __pci_find_next_ht_cap(dev, pos + PCI_CAP_LIST_NEXT, ht_cap);
416 }
417 EXPORT_SYMBOL_GPL(pci_find_next_ht_capability);
418
419 /**
420  * pci_find_ht_capability - query a device's Hypertransport capabilities
421  * @dev: PCI device to query
422  * @ht_cap: Hypertransport capability code
423  *
424  * Tell if a device supports a given Hypertransport capability.
425  * Returns an address within the device's PCI configuration space
426  * or 0 in case the device does not support the request capability.
427  * The address points to the PCI capability, of type PCI_CAP_ID_HT,
428  * which has a Hypertransport capability matching @ht_cap.
429  */
430 int pci_find_ht_capability(struct pci_dev *dev, int ht_cap)
431 {
432         int pos;
433
434         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
435         if (pos)
436                 pos = __pci_find_next_ht_cap(dev, pos, ht_cap);
437
438         return pos;
439 }
440 EXPORT_SYMBOL_GPL(pci_find_ht_capability);
441
442 /**
443  * pci_find_parent_resource - return resource region of parent bus of given region
444  * @dev: PCI device structure contains resources to be searched
445  * @res: child resource record for which parent is sought
446  *
447  *  For given resource region of given device, return the resource
448  *  region of parent bus the given region is contained in.
449  */
450 struct resource *pci_find_parent_resource(const struct pci_dev *dev,
451                                           struct resource *res)
452 {
453         const struct pci_bus *bus = dev->bus;
454         struct resource *r;
455         int i;
456
457         pci_bus_for_each_resource(bus, r, i) {
458                 if (!r)
459                         continue;
460                 if (resource_contains(r, res)) {
461
462                         /*
463                          * If the window is prefetchable but the BAR is
464                          * not, the allocator made a mistake.
465                          */
466                         if (r->flags & IORESOURCE_PREFETCH &&
467                             !(res->flags & IORESOURCE_PREFETCH))
468                                 return NULL;
469
470                         /*
471                          * If we're below a transparent bridge, there may
472                          * be both a positively-decoded aperture and a
473                          * subtractively-decoded region that contain the BAR.
474                          * We want the positively-decoded one, so this depends
475                          * on pci_bus_for_each_resource() giving us those
476                          * first.
477                          */
478                         return r;
479                 }
480         }
481         return NULL;
482 }
483 EXPORT_SYMBOL(pci_find_parent_resource);
484
485 /**
486  * pci_find_resource - Return matching PCI device resource
487  * @dev: PCI device to query
488  * @res: Resource to look for
489  *
490  * Goes over standard PCI resources (BARs) and checks if the given resource
491  * is partially or fully contained in any of them. In that case the
492  * matching resource is returned, %NULL otherwise.
493  */
494 struct resource *pci_find_resource(struct pci_dev *dev, struct resource *res)
495 {
496         int i;
497
498         for (i = 0; i < PCI_ROM_RESOURCE; i++) {
499                 struct resource *r = &dev->resource[i];
500
501                 if (r->start && resource_contains(r, res))
502                         return r;
503         }
504
505         return NULL;
506 }
507 EXPORT_SYMBOL(pci_find_resource);
508
509 /**
510  * pci_find_pcie_root_port - return PCIe Root Port
511  * @dev: PCI device to query
512  *
513  * Traverse up the parent chain and return the PCIe Root Port PCI Device
514  * for a given PCI Device.
515  */
516 struct pci_dev *pci_find_pcie_root_port(struct pci_dev *dev)
517 {
518         struct pci_dev *bridge, *highest_pcie_bridge = dev;
519
520         bridge = pci_upstream_bridge(dev);
521         while (bridge && pci_is_pcie(bridge)) {
522                 highest_pcie_bridge = bridge;
523                 bridge = pci_upstream_bridge(bridge);
524         }
525
526         if (pci_pcie_type(highest_pcie_bridge) != PCI_EXP_TYPE_ROOT_PORT)
527                 return NULL;
528
529         return highest_pcie_bridge;
530 }
531 EXPORT_SYMBOL(pci_find_pcie_root_port);
532
533 /**
534  * pci_wait_for_pending - wait for @mask bit(s) to clear in status word @pos
535  * @dev: the PCI device to operate on
536  * @pos: config space offset of status word
537  * @mask: mask of bit(s) to care about in status word
538  *
539  * Return 1 when mask bit(s) in status word clear, 0 otherwise.
540  */
541 int pci_wait_for_pending(struct pci_dev *dev, int pos, u16 mask)
542 {
543         int i;
544
545         /* Wait for Transaction Pending bit clean */
546         for (i = 0; i < 4; i++) {
547                 u16 status;
548                 if (i)
549                         msleep((1 << (i - 1)) * 100);
550
551                 pci_read_config_word(dev, pos, &status);
552                 if (!(status & mask))
553                         return 1;
554         }
555
556         return 0;
557 }
558
559 /**
560  * pci_restore_bars - restore a device's BAR values (e.g. after wake-up)
561  * @dev: PCI device to have its BARs restored
562  *
563  * Restore the BAR values for a given device, so as to make it
564  * accessible by its driver.
565  */
566 static void pci_restore_bars(struct pci_dev *dev)
567 {
568         int i;
569
570         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++)
571                 pci_update_resource(dev, i);
572 }
573
574 static const struct pci_platform_pm_ops *pci_platform_pm;
575
576 int pci_set_platform_pm(const struct pci_platform_pm_ops *ops)
577 {
578         if (!ops->is_manageable || !ops->set_state  || !ops->get_state ||
579             !ops->choose_state  || !ops->set_wakeup || !ops->need_resume)
580                 return -EINVAL;
581         pci_platform_pm = ops;
582         return 0;
583 }
584
585 static inline bool platform_pci_power_manageable(struct pci_dev *dev)
586 {
587         return pci_platform_pm ? pci_platform_pm->is_manageable(dev) : false;
588 }
589
590 static inline int platform_pci_set_power_state(struct pci_dev *dev,
591                                                pci_power_t t)
592 {
593         return pci_platform_pm ? pci_platform_pm->set_state(dev, t) : -ENOSYS;
594 }
595
596 static inline pci_power_t platform_pci_get_power_state(struct pci_dev *dev)
597 {
598         return pci_platform_pm ? pci_platform_pm->get_state(dev) : PCI_UNKNOWN;
599 }
600
601 static inline pci_power_t platform_pci_choose_state(struct pci_dev *dev)
602 {
603         return pci_platform_pm ?
604                         pci_platform_pm->choose_state(dev) : PCI_POWER_ERROR;
605 }
606
607 static inline int platform_pci_set_wakeup(struct pci_dev *dev, bool enable)
608 {
609         return pci_platform_pm ?
610                         pci_platform_pm->set_wakeup(dev, enable) : -ENODEV;
611 }
612
613 static inline bool platform_pci_need_resume(struct pci_dev *dev)
614 {
615         return pci_platform_pm ? pci_platform_pm->need_resume(dev) : false;
616 }
617
618 /**
619  * pci_raw_set_power_state - Use PCI PM registers to set the power state of
620  *                           given PCI device
621  * @dev: PCI device to handle.
622  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
623  *
624  * RETURN VALUE:
625  * -EINVAL if the requested state is invalid.
626  * -EIO if device does not support PCI PM or its PM capabilities register has a
627  * wrong version, or device doesn't support the requested state.
628  * 0 if device already is in the requested state.
629  * 0 if device's power state has been successfully changed.
630  */
631 static int pci_raw_set_power_state(struct pci_dev *dev, pci_power_t state)
632 {
633         u16 pmcsr;
634         bool need_restore = false;
635
636         /* Check if we're already there */
637         if (dev->current_state == state)
638                 return 0;
639
640         if (!dev->pm_cap)
641                 return -EIO;
642
643         if (state < PCI_D0 || state > PCI_D3hot)
644                 return -EINVAL;
645
646         /* Validate current state:
647          * Can enter D0 from any state, but if we can only go deeper
648          * to sleep if we're already in a low power state
649          */
650         if (state != PCI_D0 && dev->current_state <= PCI_D3cold
651             && dev->current_state > state) {
652                 pci_err(dev, "invalid power transition (from state %d to %d)\n",
653                         dev->current_state, state);
654                 return -EINVAL;
655         }
656
657         /* check if this device supports the desired state */
658         if ((state == PCI_D1 && !dev->d1_support)
659            || (state == PCI_D2 && !dev->d2_support))
660                 return -EIO;
661
662         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
663
664         /* If we're (effectively) in D3, force entire word to 0.
665          * This doesn't affect PME_Status, disables PME_En, and
666          * sets PowerState to 0.
667          */
668         switch (dev->current_state) {
669         case PCI_D0:
670         case PCI_D1:
671         case PCI_D2:
672                 pmcsr &= ~PCI_PM_CTRL_STATE_MASK;
673                 pmcsr |= state;
674                 break;
675         case PCI_D3hot:
676         case PCI_D3cold:
677         case PCI_UNKNOWN: /* Boot-up */
678                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) == PCI_D3hot
679                  && !(pmcsr & PCI_PM_CTRL_NO_SOFT_RESET))
680                         need_restore = true;
681                 /* Fall-through: force to D0 */
682         default:
683                 pmcsr = 0;
684                 break;
685         }
686
687         /* enter specified state */
688         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
689
690         /* Mandatory power management transition delays */
691         /* see PCI PM 1.1 5.6.1 table 18 */
692         if (state == PCI_D3hot || dev->current_state == PCI_D3hot)
693                 pci_dev_d3_sleep(dev);
694         else if (state == PCI_D2 || dev->current_state == PCI_D2)
695                 udelay(PCI_PM_D2_DELAY);
696
697         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
698         dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
699         if (dev->current_state != state && printk_ratelimit())
700                 pci_info(dev, "Refused to change power state, currently in D%d\n",
701                          dev->current_state);
702
703         /*
704          * According to section 5.4.1 of the "PCI BUS POWER MANAGEMENT
705          * INTERFACE SPECIFICATION, REV. 1.2", a device transitioning
706          * from D3hot to D0 _may_ perform an internal reset, thereby
707          * going to "D0 Uninitialized" rather than "D0 Initialized".
708          * For example, at least some versions of the 3c905B and the
709          * 3c556B exhibit this behaviour.
710          *
711          * At least some laptop BIOSen (e.g. the Thinkpad T21) leave
712          * devices in a D3hot state at boot.  Consequently, we need to
713          * restore at least the BARs so that the device will be
714          * accessible to its driver.
715          */
716         if (need_restore)
717                 pci_restore_bars(dev);
718
719         if (dev->bus->self)
720                 pcie_aspm_pm_state_change(dev->bus->self);
721
722         return 0;
723 }
724
725 /**
726  * pci_update_current_state - Read power state of given device and cache it
727  * @dev: PCI device to handle.
728  * @state: State to cache in case the device doesn't have the PM capability
729  *
730  * The power state is read from the PMCSR register, which however is
731  * inaccessible in D3cold.  The platform firmware is therefore queried first
732  * to detect accessibility of the register.  In case the platform firmware
733  * reports an incorrect state or the device isn't power manageable by the
734  * platform at all, we try to detect D3cold by testing accessibility of the
735  * vendor ID in config space.
736  */
737 void pci_update_current_state(struct pci_dev *dev, pci_power_t state)
738 {
739         if (platform_pci_get_power_state(dev) == PCI_D3cold ||
740             !pci_device_is_present(dev)) {
741                 dev->current_state = PCI_D3cold;
742         } else if (dev->pm_cap) {
743                 u16 pmcsr;
744
745                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
746                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
747         } else {
748                 dev->current_state = state;
749         }
750 }
751
752 /**
753  * pci_power_up - Put the given device into D0 forcibly
754  * @dev: PCI device to power up
755  */
756 void pci_power_up(struct pci_dev *dev)
757 {
758         if (platform_pci_power_manageable(dev))
759                 platform_pci_set_power_state(dev, PCI_D0);
760
761         pci_raw_set_power_state(dev, PCI_D0);
762         pci_update_current_state(dev, PCI_D0);
763 }
764
765 /**
766  * pci_platform_power_transition - Use platform to change device power state
767  * @dev: PCI device to handle.
768  * @state: State to put the device into.
769  */
770 static int pci_platform_power_transition(struct pci_dev *dev, pci_power_t state)
771 {
772         int error;
773
774         if (platform_pci_power_manageable(dev)) {
775                 error = platform_pci_set_power_state(dev, state);
776                 if (!error)
777                         pci_update_current_state(dev, state);
778         } else
779                 error = -ENODEV;
780
781         if (error && !dev->pm_cap) /* Fall back to PCI_D0 */
782                 dev->current_state = PCI_D0;
783
784         return error;
785 }
786
787 /**
788  * pci_wakeup - Wake up a PCI device
789  * @pci_dev: Device to handle.
790  * @ign: ignored parameter
791  */
792 static int pci_wakeup(struct pci_dev *pci_dev, void *ign)
793 {
794         pci_wakeup_event(pci_dev);
795         pm_request_resume(&pci_dev->dev);
796         return 0;
797 }
798
799 /**
800  * pci_wakeup_bus - Walk given bus and wake up devices on it
801  * @bus: Top bus of the subtree to walk.
802  */
803 static void pci_wakeup_bus(struct pci_bus *bus)
804 {
805         if (bus)
806                 pci_walk_bus(bus, pci_wakeup, NULL);
807 }
808
809 /**
810  * __pci_start_power_transition - Start power transition of a PCI device
811  * @dev: PCI device to handle.
812  * @state: State to put the device into.
813  */
814 static void __pci_start_power_transition(struct pci_dev *dev, pci_power_t state)
815 {
816         if (state == PCI_D0) {
817                 pci_platform_power_transition(dev, PCI_D0);
818                 /*
819                  * Mandatory power management transition delays, see
820                  * PCI Express Base Specification Revision 2.0 Section
821                  * 6.6.1: Conventional Reset.  Do not delay for
822                  * devices powered on/off by corresponding bridge,
823                  * because have already delayed for the bridge.
824                  */
825                 if (dev->runtime_d3cold) {
826                         if (dev->d3cold_delay)
827                                 msleep(dev->d3cold_delay);
828                         /*
829                          * When powering on a bridge from D3cold, the
830                          * whole hierarchy may be powered on into
831                          * D0uninitialized state, resume them to give
832                          * them a chance to suspend again
833                          */
834                         pci_wakeup_bus(dev->subordinate);
835                 }
836         }
837 }
838
839 /**
840  * __pci_dev_set_current_state - Set current state of a PCI device
841  * @dev: Device to handle
842  * @data: pointer to state to be set
843  */
844 static int __pci_dev_set_current_state(struct pci_dev *dev, void *data)
845 {
846         pci_power_t state = *(pci_power_t *)data;
847
848         dev->current_state = state;
849         return 0;
850 }
851
852 /**
853  * __pci_bus_set_current_state - Walk given bus and set current state of devices
854  * @bus: Top bus of the subtree to walk.
855  * @state: state to be set
856  */
857 static void __pci_bus_set_current_state(struct pci_bus *bus, pci_power_t state)
858 {
859         if (bus)
860                 pci_walk_bus(bus, __pci_dev_set_current_state, &state);
861 }
862
863 /**
864  * __pci_complete_power_transition - Complete power transition of a PCI device
865  * @dev: PCI device to handle.
866  * @state: State to put the device into.
867  *
868  * This function should not be called directly by device drivers.
869  */
870 int __pci_complete_power_transition(struct pci_dev *dev, pci_power_t state)
871 {
872         int ret;
873
874         if (state <= PCI_D0)
875                 return -EINVAL;
876         ret = pci_platform_power_transition(dev, state);
877         /* Power off the bridge may power off the whole hierarchy */
878         if (!ret && state == PCI_D3cold)
879                 __pci_bus_set_current_state(dev->subordinate, PCI_D3cold);
880         return ret;
881 }
882 EXPORT_SYMBOL_GPL(__pci_complete_power_transition);
883
884 /**
885  * pci_set_power_state - Set the power state of a PCI device
886  * @dev: PCI device to handle.
887  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
888  *
889  * Transition a device to a new power state, using the platform firmware and/or
890  * the device's PCI PM registers.
891  *
892  * RETURN VALUE:
893  * -EINVAL if the requested state is invalid.
894  * -EIO if device does not support PCI PM or its PM capabilities register has a
895  * wrong version, or device doesn't support the requested state.
896  * 0 if the transition is to D1 or D2 but D1 and D2 are not supported.
897  * 0 if device already is in the requested state.
898  * 0 if the transition is to D3 but D3 is not supported.
899  * 0 if device's power state has been successfully changed.
900  */
901 int pci_set_power_state(struct pci_dev *dev, pci_power_t state)
902 {
903         int error;
904
905         /* bound the state we're entering */
906         if (state > PCI_D3cold)
907                 state = PCI_D3cold;
908         else if (state < PCI_D0)
909                 state = PCI_D0;
910         else if ((state == PCI_D1 || state == PCI_D2) && pci_no_d1d2(dev))
911                 /*
912                  * If the device or the parent bridge do not support PCI PM,
913                  * ignore the request if we're doing anything other than putting
914                  * it into D0 (which would only happen on boot).
915                  */
916                 return 0;
917
918         /* Check if we're already there */
919         if (dev->current_state == state)
920                 return 0;
921
922         __pci_start_power_transition(dev, state);
923
924         /* This device is quirked not to be put into D3, so
925            don't put it in D3 */
926         if (state >= PCI_D3hot && (dev->dev_flags & PCI_DEV_FLAGS_NO_D3))
927                 return 0;
928
929         /*
930          * To put device in D3cold, we put device into D3hot in native
931          * way, then put device into D3cold with platform ops
932          */
933         error = pci_raw_set_power_state(dev, state > PCI_D3hot ?
934                                         PCI_D3hot : state);
935
936         if (!__pci_complete_power_transition(dev, state))
937                 error = 0;
938
939         return error;
940 }
941 EXPORT_SYMBOL(pci_set_power_state);
942
943 /**
944  * pci_choose_state - Choose the power state of a PCI device
945  * @dev: PCI device to be suspended
946  * @state: target sleep state for the whole system. This is the value
947  *      that is passed to suspend() function.
948  *
949  * Returns PCI power state suitable for given device and given system
950  * message.
951  */
952
953 pci_power_t pci_choose_state(struct pci_dev *dev, pm_message_t state)
954 {
955         pci_power_t ret;
956
957         if (!dev->pm_cap)
958                 return PCI_D0;
959
960         ret = platform_pci_choose_state(dev);
961         if (ret != PCI_POWER_ERROR)
962                 return ret;
963
964         switch (state.event) {
965         case PM_EVENT_ON:
966                 return PCI_D0;
967         case PM_EVENT_FREEZE:
968         case PM_EVENT_PRETHAW:
969                 /* REVISIT both freeze and pre-thaw "should" use D0 */
970         case PM_EVENT_SUSPEND:
971         case PM_EVENT_HIBERNATE:
972                 return PCI_D3hot;
973         default:
974                 pci_info(dev, "unrecognized suspend event %d\n",
975                          state.event);
976                 BUG();
977         }
978         return PCI_D0;
979 }
980 EXPORT_SYMBOL(pci_choose_state);
981
982 #define PCI_EXP_SAVE_REGS       7
983
984 static struct pci_cap_saved_state *_pci_find_saved_cap(struct pci_dev *pci_dev,
985                                                        u16 cap, bool extended)
986 {
987         struct pci_cap_saved_state *tmp;
988
989         hlist_for_each_entry(tmp, &pci_dev->saved_cap_space, next) {
990                 if (tmp->cap.cap_extended == extended && tmp->cap.cap_nr == cap)
991                         return tmp;
992         }
993         return NULL;
994 }
995
996 struct pci_cap_saved_state *pci_find_saved_cap(struct pci_dev *dev, char cap)
997 {
998         return _pci_find_saved_cap(dev, cap, false);
999 }
1000
1001 struct pci_cap_saved_state *pci_find_saved_ext_cap(struct pci_dev *dev, u16 cap)
1002 {
1003         return _pci_find_saved_cap(dev, cap, true);
1004 }
1005
1006 static int pci_save_pcie_state(struct pci_dev *dev)
1007 {
1008         int i = 0;
1009         struct pci_cap_saved_state *save_state;
1010         u16 *cap;
1011
1012         if (!pci_is_pcie(dev))
1013                 return 0;
1014
1015         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1016         if (!save_state) {
1017                 pci_err(dev, "buffer not found in %s\n", __func__);
1018                 return -ENOMEM;
1019         }
1020
1021         cap = (u16 *)&save_state->cap.data[0];
1022         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &cap[i++]);
1023         pcie_capability_read_word(dev, PCI_EXP_LNKCTL, &cap[i++]);
1024         pcie_capability_read_word(dev, PCI_EXP_SLTCTL, &cap[i++]);
1025         pcie_capability_read_word(dev, PCI_EXP_RTCTL,  &cap[i++]);
1026         pcie_capability_read_word(dev, PCI_EXP_DEVCTL2, &cap[i++]);
1027         pcie_capability_read_word(dev, PCI_EXP_LNKCTL2, &cap[i++]);
1028         pcie_capability_read_word(dev, PCI_EXP_SLTCTL2, &cap[i++]);
1029
1030         return 0;
1031 }
1032
1033 static void pci_restore_pcie_state(struct pci_dev *dev)
1034 {
1035         int i = 0;
1036         struct pci_cap_saved_state *save_state;
1037         u16 *cap;
1038
1039         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1040         if (!save_state)
1041                 return;
1042
1043         cap = (u16 *)&save_state->cap.data[0];
1044         pcie_capability_write_word(dev, PCI_EXP_DEVCTL, cap[i++]);
1045         pcie_capability_write_word(dev, PCI_EXP_LNKCTL, cap[i++]);
1046         pcie_capability_write_word(dev, PCI_EXP_SLTCTL, cap[i++]);
1047         pcie_capability_write_word(dev, PCI_EXP_RTCTL, cap[i++]);
1048         pcie_capability_write_word(dev, PCI_EXP_DEVCTL2, cap[i++]);
1049         pcie_capability_write_word(dev, PCI_EXP_LNKCTL2, cap[i++]);
1050         pcie_capability_write_word(dev, PCI_EXP_SLTCTL2, cap[i++]);
1051 }
1052
1053
1054 static int pci_save_pcix_state(struct pci_dev *dev)
1055 {
1056         int pos;
1057         struct pci_cap_saved_state *save_state;
1058
1059         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1060         if (!pos)
1061                 return 0;
1062
1063         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1064         if (!save_state) {
1065                 pci_err(dev, "buffer not found in %s\n", __func__);
1066                 return -ENOMEM;
1067         }
1068
1069         pci_read_config_word(dev, pos + PCI_X_CMD,
1070                              (u16 *)save_state->cap.data);
1071
1072         return 0;
1073 }
1074
1075 static void pci_restore_pcix_state(struct pci_dev *dev)
1076 {
1077         int i = 0, pos;
1078         struct pci_cap_saved_state *save_state;
1079         u16 *cap;
1080
1081         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1082         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1083         if (!save_state || !pos)
1084                 return;
1085         cap = (u16 *)&save_state->cap.data[0];
1086
1087         pci_write_config_word(dev, pos + PCI_X_CMD, cap[i++]);
1088 }
1089
1090
1091 /**
1092  * pci_save_state - save the PCI configuration space of a device before suspending
1093  * @dev: - PCI device that we're dealing with
1094  */
1095 int pci_save_state(struct pci_dev *dev)
1096 {
1097         int i;
1098         /* XXX: 100% dword access ok here? */
1099         for (i = 0; i < 16; i++)
1100                 pci_read_config_dword(dev, i * 4, &dev->saved_config_space[i]);
1101         dev->state_saved = true;
1102
1103         i = pci_save_pcie_state(dev);
1104         if (i != 0)
1105                 return i;
1106
1107         i = pci_save_pcix_state(dev);
1108         if (i != 0)
1109                 return i;
1110
1111         return pci_save_vc_state(dev);
1112 }
1113 EXPORT_SYMBOL(pci_save_state);
1114
1115 static void pci_restore_config_dword(struct pci_dev *pdev, int offset,
1116                                      u32 saved_val, int retry)
1117 {
1118         u32 val;
1119
1120         pci_read_config_dword(pdev, offset, &val);
1121         if (val == saved_val)
1122                 return;
1123
1124         for (;;) {
1125                 pci_dbg(pdev, "restoring config space at offset %#x (was %#x, writing %#x)\n",
1126                         offset, val, saved_val);
1127                 pci_write_config_dword(pdev, offset, saved_val);
1128                 if (retry-- <= 0)
1129                         return;
1130
1131                 pci_read_config_dword(pdev, offset, &val);
1132                 if (val == saved_val)
1133                         return;
1134
1135                 mdelay(1);
1136         }
1137 }
1138
1139 static void pci_restore_config_space_range(struct pci_dev *pdev,
1140                                            int start, int end, int retry)
1141 {
1142         int index;
1143
1144         for (index = end; index >= start; index--)
1145                 pci_restore_config_dword(pdev, 4 * index,
1146                                          pdev->saved_config_space[index],
1147                                          retry);
1148 }
1149
1150 static void pci_restore_config_space(struct pci_dev *pdev)
1151 {
1152         if (pdev->hdr_type == PCI_HEADER_TYPE_NORMAL) {
1153                 pci_restore_config_space_range(pdev, 10, 15, 0);
1154                 /* Restore BARs before the command register. */
1155                 pci_restore_config_space_range(pdev, 4, 9, 10);
1156                 pci_restore_config_space_range(pdev, 0, 3, 0);
1157         } else {
1158                 pci_restore_config_space_range(pdev, 0, 15, 0);
1159         }
1160 }
1161
1162 /**
1163  * pci_restore_state - Restore the saved state of a PCI device
1164  * @dev: - PCI device that we're dealing with
1165  */
1166 void pci_restore_state(struct pci_dev *dev)
1167 {
1168         if (!dev->state_saved)
1169                 return;
1170
1171         /* PCI Express register must be restored first */
1172         pci_restore_pcie_state(dev);
1173         pci_restore_pasid_state(dev);
1174         pci_restore_pri_state(dev);
1175         pci_restore_ats_state(dev);
1176         pci_restore_vc_state(dev);
1177
1178         pci_cleanup_aer_error_status_regs(dev);
1179
1180         pci_restore_config_space(dev);
1181
1182         pci_restore_pcix_state(dev);
1183         pci_restore_msi_state(dev);
1184
1185         /* Restore ACS and IOV configuration state */
1186         pci_enable_acs(dev);
1187         pci_restore_iov_state(dev);
1188
1189         dev->state_saved = false;
1190 }
1191 EXPORT_SYMBOL(pci_restore_state);
1192
1193 struct pci_saved_state {
1194         u32 config_space[16];
1195         struct pci_cap_saved_data cap[0];
1196 };
1197
1198 /**
1199  * pci_store_saved_state - Allocate and return an opaque struct containing
1200  *                         the device saved state.
1201  * @dev: PCI device that we're dealing with
1202  *
1203  * Return NULL if no state or error.
1204  */
1205 struct pci_saved_state *pci_store_saved_state(struct pci_dev *dev)
1206 {
1207         struct pci_saved_state *state;
1208         struct pci_cap_saved_state *tmp;
1209         struct pci_cap_saved_data *cap;
1210         size_t size;
1211
1212         if (!dev->state_saved)
1213                 return NULL;
1214
1215         size = sizeof(*state) + sizeof(struct pci_cap_saved_data);
1216
1217         hlist_for_each_entry(tmp, &dev->saved_cap_space, next)
1218                 size += sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1219
1220         state = kzalloc(size, GFP_KERNEL);
1221         if (!state)
1222                 return NULL;
1223
1224         memcpy(state->config_space, dev->saved_config_space,
1225                sizeof(state->config_space));
1226
1227         cap = state->cap;
1228         hlist_for_each_entry(tmp, &dev->saved_cap_space, next) {
1229                 size_t len = sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1230                 memcpy(cap, &tmp->cap, len);
1231                 cap = (struct pci_cap_saved_data *)((u8 *)cap + len);
1232         }
1233         /* Empty cap_save terminates list */
1234
1235         return state;
1236 }
1237 EXPORT_SYMBOL_GPL(pci_store_saved_state);
1238
1239 /**
1240  * pci_load_saved_state - Reload the provided save state into struct pci_dev.
1241  * @dev: PCI device that we're dealing with
1242  * @state: Saved state returned from pci_store_saved_state()
1243  */
1244 int pci_load_saved_state(struct pci_dev *dev,
1245                          struct pci_saved_state *state)
1246 {
1247         struct pci_cap_saved_data *cap;
1248
1249         dev->state_saved = false;
1250
1251         if (!state)
1252                 return 0;
1253
1254         memcpy(dev->saved_config_space, state->config_space,
1255                sizeof(state->config_space));
1256
1257         cap = state->cap;
1258         while (cap->size) {
1259                 struct pci_cap_saved_state *tmp;
1260
1261                 tmp = _pci_find_saved_cap(dev, cap->cap_nr, cap->cap_extended);
1262                 if (!tmp || tmp->cap.size != cap->size)
1263                         return -EINVAL;
1264
1265                 memcpy(tmp->cap.data, cap->data, tmp->cap.size);
1266                 cap = (struct pci_cap_saved_data *)((u8 *)cap +
1267                        sizeof(struct pci_cap_saved_data) + cap->size);
1268         }
1269
1270         dev->state_saved = true;
1271         return 0;
1272 }
1273 EXPORT_SYMBOL_GPL(pci_load_saved_state);
1274
1275 /**
1276  * pci_load_and_free_saved_state - Reload the save state pointed to by state,
1277  *                                 and free the memory allocated for it.
1278  * @dev: PCI device that we're dealing with
1279  * @state: Pointer to saved state returned from pci_store_saved_state()
1280  */
1281 int pci_load_and_free_saved_state(struct pci_dev *dev,
1282                                   struct pci_saved_state **state)
1283 {
1284         int ret = pci_load_saved_state(dev, *state);
1285         kfree(*state);
1286         *state = NULL;
1287         return ret;
1288 }
1289 EXPORT_SYMBOL_GPL(pci_load_and_free_saved_state);
1290
1291 int __weak pcibios_enable_device(struct pci_dev *dev, int bars)
1292 {
1293         return pci_enable_resources(dev, bars);
1294 }
1295
1296 static int do_pci_enable_device(struct pci_dev *dev, int bars)
1297 {
1298         int err;
1299         struct pci_dev *bridge;
1300         u16 cmd;
1301         u8 pin;
1302
1303         err = pci_set_power_state(dev, PCI_D0);
1304         if (err < 0 && err != -EIO)
1305                 return err;
1306
1307         bridge = pci_upstream_bridge(dev);
1308         if (bridge)
1309                 pcie_aspm_powersave_config_link(bridge);
1310
1311         err = pcibios_enable_device(dev, bars);
1312         if (err < 0)
1313                 return err;
1314         pci_fixup_device(pci_fixup_enable, dev);
1315
1316         if (dev->msi_enabled || dev->msix_enabled)
1317                 return 0;
1318
1319         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &pin);
1320         if (pin) {
1321                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1322                 if (cmd & PCI_COMMAND_INTX_DISABLE)
1323                         pci_write_config_word(dev, PCI_COMMAND,
1324                                               cmd & ~PCI_COMMAND_INTX_DISABLE);
1325         }
1326
1327         return 0;
1328 }
1329
1330 /**
1331  * pci_reenable_device - Resume abandoned device
1332  * @dev: PCI device to be resumed
1333  *
1334  *  Note this function is a backend of pci_default_resume and is not supposed
1335  *  to be called by normal code, write proper resume handler and use it instead.
1336  */
1337 int pci_reenable_device(struct pci_dev *dev)
1338 {
1339         if (pci_is_enabled(dev))
1340                 return do_pci_enable_device(dev, (1 << PCI_NUM_RESOURCES) - 1);
1341         return 0;
1342 }
1343 EXPORT_SYMBOL(pci_reenable_device);
1344
1345 static void pci_enable_bridge(struct pci_dev *dev)
1346 {
1347         struct pci_dev *bridge;
1348         int retval;
1349
1350         bridge = pci_upstream_bridge(dev);
1351         if (bridge)
1352                 pci_enable_bridge(bridge);
1353
1354         if (pci_is_enabled(dev)) {
1355                 if (!dev->is_busmaster)
1356                         pci_set_master(dev);
1357                 return;
1358         }
1359
1360         retval = pci_enable_device(dev);
1361         if (retval)
1362                 pci_err(dev, "Error enabling bridge (%d), continuing\n",
1363                         retval);
1364         pci_set_master(dev);
1365 }
1366
1367 static int pci_enable_device_flags(struct pci_dev *dev, unsigned long flags)
1368 {
1369         struct pci_dev *bridge;
1370         int err;
1371         int i, bars = 0;
1372
1373         /*
1374          * Power state could be unknown at this point, either due to a fresh
1375          * boot or a device removal call.  So get the current power state
1376          * so that things like MSI message writing will behave as expected
1377          * (e.g. if the device really is in D0 at enable time).
1378          */
1379         if (dev->pm_cap) {
1380                 u16 pmcsr;
1381                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1382                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
1383         }
1384
1385         if (atomic_inc_return(&dev->enable_cnt) > 1)
1386                 return 0;               /* already enabled */
1387
1388         bridge = pci_upstream_bridge(dev);
1389         if (bridge)
1390                 pci_enable_bridge(bridge);
1391
1392         /* only skip sriov related */
1393         for (i = 0; i <= PCI_ROM_RESOURCE; i++)
1394                 if (dev->resource[i].flags & flags)
1395                         bars |= (1 << i);
1396         for (i = PCI_BRIDGE_RESOURCES; i < DEVICE_COUNT_RESOURCE; i++)
1397                 if (dev->resource[i].flags & flags)
1398                         bars |= (1 << i);
1399
1400         err = do_pci_enable_device(dev, bars);
1401         if (err < 0)
1402                 atomic_dec(&dev->enable_cnt);
1403         return err;
1404 }
1405
1406 /**
1407  * pci_enable_device_io - Initialize a device for use with IO space
1408  * @dev: PCI device to be initialized
1409  *
1410  *  Initialize device before it's used by a driver. Ask low-level code
1411  *  to enable I/O resources. Wake up the device if it was suspended.
1412  *  Beware, this function can fail.
1413  */
1414 int pci_enable_device_io(struct pci_dev *dev)
1415 {
1416         return pci_enable_device_flags(dev, IORESOURCE_IO);
1417 }
1418 EXPORT_SYMBOL(pci_enable_device_io);
1419
1420 /**
1421  * pci_enable_device_mem - Initialize a device for use with Memory space
1422  * @dev: PCI device to be initialized
1423  *
1424  *  Initialize device before it's used by a driver. Ask low-level code
1425  *  to enable Memory resources. Wake up the device if it was suspended.
1426  *  Beware, this function can fail.
1427  */
1428 int pci_enable_device_mem(struct pci_dev *dev)
1429 {
1430         return pci_enable_device_flags(dev, IORESOURCE_MEM);
1431 }
1432 EXPORT_SYMBOL(pci_enable_device_mem);
1433
1434 /**
1435  * pci_enable_device - Initialize device before it's used by a driver.
1436  * @dev: PCI device to be initialized
1437  *
1438  *  Initialize device before it's used by a driver. Ask low-level code
1439  *  to enable I/O and memory. Wake up the device if it was suspended.
1440  *  Beware, this function can fail.
1441  *
1442  *  Note we don't actually enable the device many times if we call
1443  *  this function repeatedly (we just increment the count).
1444  */
1445 int pci_enable_device(struct pci_dev *dev)
1446 {
1447         return pci_enable_device_flags(dev, IORESOURCE_MEM | IORESOURCE_IO);
1448 }
1449 EXPORT_SYMBOL(pci_enable_device);
1450
1451 /*
1452  * Managed PCI resources.  This manages device on/off, intx/msi/msix
1453  * on/off and BAR regions.  pci_dev itself records msi/msix status, so
1454  * there's no need to track it separately.  pci_devres is initialized
1455  * when a device is enabled using managed PCI device enable interface.
1456  */
1457 struct pci_devres {
1458         unsigned int enabled:1;
1459         unsigned int pinned:1;
1460         unsigned int orig_intx:1;
1461         unsigned int restore_intx:1;
1462         unsigned int mwi:1;
1463         u32 region_mask;
1464 };
1465
1466 static void pcim_release(struct device *gendev, void *res)
1467 {
1468         struct pci_dev *dev = to_pci_dev(gendev);
1469         struct pci_devres *this = res;
1470         int i;
1471
1472         if (dev->msi_enabled)
1473                 pci_disable_msi(dev);
1474         if (dev->msix_enabled)
1475                 pci_disable_msix(dev);
1476
1477         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
1478                 if (this->region_mask & (1 << i))
1479                         pci_release_region(dev, i);
1480
1481         if (this->mwi)
1482                 pci_clear_mwi(dev);
1483
1484         if (this->restore_intx)
1485                 pci_intx(dev, this->orig_intx);
1486
1487         if (this->enabled && !this->pinned)
1488                 pci_disable_device(dev);
1489 }
1490
1491 static struct pci_devres *get_pci_dr(struct pci_dev *pdev)
1492 {
1493         struct pci_devres *dr, *new_dr;
1494
1495         dr = devres_find(&pdev->dev, pcim_release, NULL, NULL);
1496         if (dr)
1497                 return dr;
1498
1499         new_dr = devres_alloc(pcim_release, sizeof(*new_dr), GFP_KERNEL);
1500         if (!new_dr)
1501                 return NULL;
1502         return devres_get(&pdev->dev, new_dr, NULL, NULL);
1503 }
1504
1505 static struct pci_devres *find_pci_dr(struct pci_dev *pdev)
1506 {
1507         if (pci_is_managed(pdev))
1508                 return devres_find(&pdev->dev, pcim_release, NULL, NULL);
1509         return NULL;
1510 }
1511
1512 /**
1513  * pcim_enable_device - Managed pci_enable_device()
1514  * @pdev: PCI device to be initialized
1515  *
1516  * Managed pci_enable_device().
1517  */
1518 int pcim_enable_device(struct pci_dev *pdev)
1519 {
1520         struct pci_devres *dr;
1521         int rc;
1522
1523         dr = get_pci_dr(pdev);
1524         if (unlikely(!dr))
1525                 return -ENOMEM;
1526         if (dr->enabled)
1527                 return 0;
1528
1529         rc = pci_enable_device(pdev);
1530         if (!rc) {
1531                 pdev->is_managed = 1;
1532                 dr->enabled = 1;
1533         }
1534         return rc;
1535 }
1536 EXPORT_SYMBOL(pcim_enable_device);
1537
1538 /**
1539  * pcim_pin_device - Pin managed PCI device
1540  * @pdev: PCI device to pin
1541  *
1542  * Pin managed PCI device @pdev.  Pinned device won't be disabled on
1543  * driver detach.  @pdev must have been enabled with
1544  * pcim_enable_device().
1545  */
1546 void pcim_pin_device(struct pci_dev *pdev)
1547 {
1548         struct pci_devres *dr;
1549
1550         dr = find_pci_dr(pdev);
1551         WARN_ON(!dr || !dr->enabled);
1552         if (dr)
1553                 dr->pinned = 1;
1554 }
1555 EXPORT_SYMBOL(pcim_pin_device);
1556
1557 /*
1558  * pcibios_add_device - provide arch specific hooks when adding device dev
1559  * @dev: the PCI device being added
1560  *
1561  * Permits the platform to provide architecture specific functionality when
1562  * devices are added. This is the default implementation. Architecture
1563  * implementations can override this.
1564  */
1565 int __weak pcibios_add_device(struct pci_dev *dev)
1566 {
1567         return 0;
1568 }
1569
1570 /**
1571  * pcibios_release_device - provide arch specific hooks when releasing device dev
1572  * @dev: the PCI device being released
1573  *
1574  * Permits the platform to provide architecture specific functionality when
1575  * devices are released. This is the default implementation. Architecture
1576  * implementations can override this.
1577  */
1578 void __weak pcibios_release_device(struct pci_dev *dev) {}
1579
1580 /**
1581  * pcibios_disable_device - disable arch specific PCI resources for device dev
1582  * @dev: the PCI device to disable
1583  *
1584  * Disables architecture specific PCI resources for the device. This
1585  * is the default implementation. Architecture implementations can
1586  * override this.
1587  */
1588 void __weak pcibios_disable_device(struct pci_dev *dev) {}
1589
1590 /**
1591  * pcibios_penalize_isa_irq - penalize an ISA IRQ
1592  * @irq: ISA IRQ to penalize
1593  * @active: IRQ active or not
1594  *
1595  * Permits the platform to provide architecture-specific functionality when
1596  * penalizing ISA IRQs. This is the default implementation. Architecture
1597  * implementations can override this.
1598  */
1599 void __weak pcibios_penalize_isa_irq(int irq, int active) {}
1600
1601 static void do_pci_disable_device(struct pci_dev *dev)
1602 {
1603         u16 pci_command;
1604
1605         pci_read_config_word(dev, PCI_COMMAND, &pci_command);
1606         if (pci_command & PCI_COMMAND_MASTER) {
1607                 pci_command &= ~PCI_COMMAND_MASTER;
1608                 pci_write_config_word(dev, PCI_COMMAND, pci_command);
1609         }
1610
1611         pcibios_disable_device(dev);
1612 }
1613
1614 /**
1615  * pci_disable_enabled_device - Disable device without updating enable_cnt
1616  * @dev: PCI device to disable
1617  *
1618  * NOTE: This function is a backend of PCI power management routines and is
1619  * not supposed to be called drivers.
1620  */
1621 void pci_disable_enabled_device(struct pci_dev *dev)
1622 {
1623         if (pci_is_enabled(dev))
1624                 do_pci_disable_device(dev);
1625 }
1626
1627 /**
1628  * pci_disable_device - Disable PCI device after use
1629  * @dev: PCI device to be disabled
1630  *
1631  * Signal to the system that the PCI device is not in use by the system
1632  * anymore.  This only involves disabling PCI bus-mastering, if active.
1633  *
1634  * Note we don't actually disable the device until all callers of
1635  * pci_enable_device() have called pci_disable_device().
1636  */
1637 void pci_disable_device(struct pci_dev *dev)
1638 {
1639         struct pci_devres *dr;
1640
1641         dr = find_pci_dr(dev);
1642         if (dr)
1643                 dr->enabled = 0;
1644
1645         dev_WARN_ONCE(&dev->dev, atomic_read(&dev->enable_cnt) <= 0,
1646                       "disabling already-disabled device");
1647
1648         if (atomic_dec_return(&dev->enable_cnt) != 0)
1649                 return;
1650
1651         do_pci_disable_device(dev);
1652
1653         dev->is_busmaster = 0;
1654 }
1655 EXPORT_SYMBOL(pci_disable_device);
1656
1657 /**
1658  * pcibios_set_pcie_reset_state - set reset state for device dev
1659  * @dev: the PCIe device reset
1660  * @state: Reset state to enter into
1661  *
1662  *
1663  * Sets the PCIe reset state for the device. This is the default
1664  * implementation. Architecture implementations can override this.
1665  */
1666 int __weak pcibios_set_pcie_reset_state(struct pci_dev *dev,
1667                                         enum pcie_reset_state state)
1668 {
1669         return -EINVAL;
1670 }
1671
1672 /**
1673  * pci_set_pcie_reset_state - set reset state for device dev
1674  * @dev: the PCIe device reset
1675  * @state: Reset state to enter into
1676  *
1677  *
1678  * Sets the PCI reset state for the device.
1679  */
1680 int pci_set_pcie_reset_state(struct pci_dev *dev, enum pcie_reset_state state)
1681 {
1682         return pcibios_set_pcie_reset_state(dev, state);
1683 }
1684 EXPORT_SYMBOL_GPL(pci_set_pcie_reset_state);
1685
1686 /**
1687  * pci_check_pme_status - Check if given device has generated PME.
1688  * @dev: Device to check.
1689  *
1690  * Check the PME status of the device and if set, clear it and clear PME enable
1691  * (if set).  Return 'true' if PME status and PME enable were both set or
1692  * 'false' otherwise.
1693  */
1694 bool pci_check_pme_status(struct pci_dev *dev)
1695 {
1696         int pmcsr_pos;
1697         u16 pmcsr;
1698         bool ret = false;
1699
1700         if (!dev->pm_cap)
1701                 return false;
1702
1703         pmcsr_pos = dev->pm_cap + PCI_PM_CTRL;
1704         pci_read_config_word(dev, pmcsr_pos, &pmcsr);
1705         if (!(pmcsr & PCI_PM_CTRL_PME_STATUS))
1706                 return false;
1707
1708         /* Clear PME status. */
1709         pmcsr |= PCI_PM_CTRL_PME_STATUS;
1710         if (pmcsr & PCI_PM_CTRL_PME_ENABLE) {
1711                 /* Disable PME to avoid interrupt flood. */
1712                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1713                 ret = true;
1714         }
1715
1716         pci_write_config_word(dev, pmcsr_pos, pmcsr);
1717
1718         return ret;
1719 }
1720
1721 /**
1722  * pci_pme_wakeup - Wake up a PCI device if its PME Status bit is set.
1723  * @dev: Device to handle.
1724  * @pme_poll_reset: Whether or not to reset the device's pme_poll flag.
1725  *
1726  * Check if @dev has generated PME and queue a resume request for it in that
1727  * case.
1728  */
1729 static int pci_pme_wakeup(struct pci_dev *dev, void *pme_poll_reset)
1730 {
1731         if (pme_poll_reset && dev->pme_poll)
1732                 dev->pme_poll = false;
1733
1734         if (pci_check_pme_status(dev)) {
1735                 pci_wakeup_event(dev);
1736                 pm_request_resume(&dev->dev);
1737         }
1738         return 0;
1739 }
1740
1741 /**
1742  * pci_pme_wakeup_bus - Walk given bus and wake up devices on it, if necessary.
1743  * @bus: Top bus of the subtree to walk.
1744  */
1745 void pci_pme_wakeup_bus(struct pci_bus *bus)
1746 {
1747         if (bus)
1748                 pci_walk_bus(bus, pci_pme_wakeup, (void *)true);
1749 }
1750
1751
1752 /**
1753  * pci_pme_capable - check the capability of PCI device to generate PME#
1754  * @dev: PCI device to handle.
1755  * @state: PCI state from which device will issue PME#.
1756  */
1757 bool pci_pme_capable(struct pci_dev *dev, pci_power_t state)
1758 {
1759         if (!dev->pm_cap)
1760                 return false;
1761
1762         return !!(dev->pme_support & (1 << state));
1763 }
1764 EXPORT_SYMBOL(pci_pme_capable);
1765
1766 static void pci_pme_list_scan(struct work_struct *work)
1767 {
1768         struct pci_pme_device *pme_dev, *n;
1769
1770         mutex_lock(&pci_pme_list_mutex);
1771         list_for_each_entry_safe(pme_dev, n, &pci_pme_list, list) {
1772                 if (pme_dev->dev->pme_poll) {
1773                         struct pci_dev *bridge;
1774
1775                         bridge = pme_dev->dev->bus->self;
1776                         /*
1777                          * If bridge is in low power state, the
1778                          * configuration space of subordinate devices
1779                          * may be not accessible
1780                          */
1781                         if (bridge && bridge->current_state != PCI_D0)
1782                                 continue;
1783                         pci_pme_wakeup(pme_dev->dev, NULL);
1784                 } else {
1785                         list_del(&pme_dev->list);
1786                         kfree(pme_dev);
1787                 }
1788         }
1789         if (!list_empty(&pci_pme_list))
1790                 queue_delayed_work(system_freezable_wq, &pci_pme_work,
1791                                    msecs_to_jiffies(PME_TIMEOUT));
1792         mutex_unlock(&pci_pme_list_mutex);
1793 }
1794
1795 static void __pci_pme_active(struct pci_dev *dev, bool enable)
1796 {
1797         u16 pmcsr;
1798
1799         if (!dev->pme_support)
1800                 return;
1801
1802         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1803         /* Clear PME_Status by writing 1 to it and enable PME# */
1804         pmcsr |= PCI_PM_CTRL_PME_STATUS | PCI_PM_CTRL_PME_ENABLE;
1805         if (!enable)
1806                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1807
1808         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1809 }
1810
1811 /**
1812  * pci_pme_restore - Restore PME configuration after config space restore.
1813  * @dev: PCI device to update.
1814  */
1815 void pci_pme_restore(struct pci_dev *dev)
1816 {
1817         u16 pmcsr;
1818
1819         if (!dev->pme_support)
1820                 return;
1821
1822         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1823         if (dev->wakeup_prepared) {
1824                 pmcsr |= PCI_PM_CTRL_PME_ENABLE;
1825                 pmcsr &= ~PCI_PM_CTRL_PME_STATUS;
1826         } else {
1827                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1828                 pmcsr |= PCI_PM_CTRL_PME_STATUS;
1829         }
1830         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1831 }
1832
1833 /**
1834  * pci_pme_active - enable or disable PCI device's PME# function
1835  * @dev: PCI device to handle.
1836  * @enable: 'true' to enable PME# generation; 'false' to disable it.
1837  *
1838  * The caller must verify that the device is capable of generating PME# before
1839  * calling this function with @enable equal to 'true'.
1840  */
1841 void pci_pme_active(struct pci_dev *dev, bool enable)
1842 {
1843         __pci_pme_active(dev, enable);
1844
1845         /*
1846          * PCI (as opposed to PCIe) PME requires that the device have
1847          * its PME# line hooked up correctly. Not all hardware vendors
1848          * do this, so the PME never gets delivered and the device
1849          * remains asleep. The easiest way around this is to
1850          * periodically walk the list of suspended devices and check
1851          * whether any have their PME flag set. The assumption is that
1852          * we'll wake up often enough anyway that this won't be a huge
1853          * hit, and the power savings from the devices will still be a
1854          * win.
1855          *
1856          * Although PCIe uses in-band PME message instead of PME# line
1857          * to report PME, PME does not work for some PCIe devices in
1858          * reality.  For example, there are devices that set their PME
1859          * status bits, but don't really bother to send a PME message;
1860          * there are PCI Express Root Ports that don't bother to
1861          * trigger interrupts when they receive PME messages from the
1862          * devices below.  So PME poll is used for PCIe devices too.
1863          */
1864
1865         if (dev->pme_poll) {
1866                 struct pci_pme_device *pme_dev;
1867                 if (enable) {
1868                         pme_dev = kmalloc(sizeof(struct pci_pme_device),
1869                                           GFP_KERNEL);
1870                         if (!pme_dev) {
1871                                 pci_warn(dev, "can't enable PME#\n");
1872                                 return;
1873                         }
1874                         pme_dev->dev = dev;
1875                         mutex_lock(&pci_pme_list_mutex);
1876                         list_add(&pme_dev->list, &pci_pme_list);
1877                         if (list_is_singular(&pci_pme_list))
1878                                 queue_delayed_work(system_freezable_wq,
1879                                                    &pci_pme_work,
1880                                                    msecs_to_jiffies(PME_TIMEOUT));
1881                         mutex_unlock(&pci_pme_list_mutex);
1882                 } else {
1883                         mutex_lock(&pci_pme_list_mutex);
1884                         list_for_each_entry(pme_dev, &pci_pme_list, list) {
1885                                 if (pme_dev->dev == dev) {
1886                                         list_del(&pme_dev->list);
1887                                         kfree(pme_dev);
1888                                         break;
1889                                 }
1890                         }
1891                         mutex_unlock(&pci_pme_list_mutex);
1892                 }
1893         }
1894
1895         pci_dbg(dev, "PME# %s\n", enable ? "enabled" : "disabled");
1896 }
1897 EXPORT_SYMBOL(pci_pme_active);
1898
1899 /**
1900  * pci_enable_wake - enable PCI device as wakeup event source
1901  * @dev: PCI device affected
1902  * @state: PCI state from which device will issue wakeup events
1903  * @enable: True to enable event generation; false to disable
1904  *
1905  * This enables the device as a wakeup event source, or disables it.
1906  * When such events involves platform-specific hooks, those hooks are
1907  * called automatically by this routine.
1908  *
1909  * Devices with legacy power management (no standard PCI PM capabilities)
1910  * always require such platform hooks.
1911  *
1912  * RETURN VALUE:
1913  * 0 is returned on success
1914  * -EINVAL is returned if device is not supposed to wake up the system
1915  * Error code depending on the platform is returned if both the platform and
1916  * the native mechanism fail to enable the generation of wake-up events
1917  */
1918 int pci_enable_wake(struct pci_dev *dev, pci_power_t state, bool enable)
1919 {
1920         int ret = 0;
1921
1922         /*
1923          * Bridges can only signal wakeup on behalf of subordinate devices,
1924          * but that is set up elsewhere, so skip them.
1925          */
1926         if (pci_has_subordinate(dev))
1927                 return 0;
1928
1929         /* Don't do the same thing twice in a row for one device. */
1930         if (!!enable == !!dev->wakeup_prepared)
1931                 return 0;
1932
1933         /*
1934          * According to "PCI System Architecture" 4th ed. by Tom Shanley & Don
1935          * Anderson we should be doing PME# wake enable followed by ACPI wake
1936          * enable.  To disable wake-up we call the platform first, for symmetry.
1937          */
1938
1939         if (enable) {
1940                 int error;
1941
1942                 if (pci_pme_capable(dev, state))
1943                         pci_pme_active(dev, true);
1944                 else
1945                         ret = 1;
1946                 error = platform_pci_set_wakeup(dev, true);
1947                 if (ret)
1948                         ret = error;
1949                 if (!ret)
1950                         dev->wakeup_prepared = true;
1951         } else {
1952                 platform_pci_set_wakeup(dev, false);
1953                 pci_pme_active(dev, false);
1954                 dev->wakeup_prepared = false;
1955         }
1956
1957         return ret;
1958 }
1959 EXPORT_SYMBOL(pci_enable_wake);
1960
1961 /**
1962  * pci_wake_from_d3 - enable/disable device to wake up from D3_hot or D3_cold
1963  * @dev: PCI device to prepare
1964  * @enable: True to enable wake-up event generation; false to disable
1965  *
1966  * Many drivers want the device to wake up the system from D3_hot or D3_cold
1967  * and this function allows them to set that up cleanly - pci_enable_wake()
1968  * should not be called twice in a row to enable wake-up due to PCI PM vs ACPI
1969  * ordering constraints.
1970  *
1971  * This function only returns error code if the device is not capable of
1972  * generating PME# from both D3_hot and D3_cold, and the platform is unable to
1973  * enable wake-up power for it.
1974  */
1975 int pci_wake_from_d3(struct pci_dev *dev, bool enable)
1976 {
1977         return pci_pme_capable(dev, PCI_D3cold) ?
1978                         pci_enable_wake(dev, PCI_D3cold, enable) :
1979                         pci_enable_wake(dev, PCI_D3hot, enable);
1980 }
1981 EXPORT_SYMBOL(pci_wake_from_d3);
1982
1983 /**
1984  * pci_target_state - find an appropriate low power state for a given PCI dev
1985  * @dev: PCI device
1986  * @wakeup: Whether or not wakeup functionality will be enabled for the device.
1987  *
1988  * Use underlying platform code to find a supported low power state for @dev.
1989  * If the platform can't manage @dev, return the deepest state from which it
1990  * can generate wake events, based on any available PME info.
1991  */
1992 static pci_power_t pci_target_state(struct pci_dev *dev, bool wakeup)
1993 {
1994         pci_power_t target_state = PCI_D3hot;
1995
1996         if (platform_pci_power_manageable(dev)) {
1997                 /*
1998                  * Call the platform to choose the target state of the device
1999                  * and enable wake-up from this state if supported.
2000                  */
2001                 pci_power_t state = platform_pci_choose_state(dev);
2002
2003                 switch (state) {
2004                 case PCI_POWER_ERROR:
2005                 case PCI_UNKNOWN:
2006                         break;
2007                 case PCI_D1:
2008                 case PCI_D2:
2009                         if (pci_no_d1d2(dev))
2010                                 break;
2011                 default:
2012                         target_state = state;
2013                 }
2014
2015                 return target_state;
2016         }
2017
2018         if (!dev->pm_cap)
2019                 target_state = PCI_D0;
2020
2021         /*
2022          * If the device is in D3cold even though it's not power-manageable by
2023          * the platform, it may have been powered down by non-standard means.
2024          * Best to let it slumber.
2025          */
2026         if (dev->current_state == PCI_D3cold)
2027                 target_state = PCI_D3cold;
2028
2029         if (wakeup) {
2030                 /*
2031                  * Find the deepest state from which the device can generate
2032                  * wake-up events, make it the target state and enable device
2033                  * to generate PME#.
2034                  */
2035                 if (dev->pme_support) {
2036                         while (target_state
2037                               && !(dev->pme_support & (1 << target_state)))
2038                                 target_state--;
2039                 }
2040         }
2041
2042         return target_state;
2043 }
2044
2045 /**
2046  * pci_prepare_to_sleep - prepare PCI device for system-wide transition into a sleep state
2047  * @dev: Device to handle.
2048  *
2049  * Choose the power state appropriate for the device depending on whether
2050  * it can wake up the system and/or is power manageable by the platform
2051  * (PCI_D3hot is the default) and put the device into that state.
2052  */
2053 int pci_prepare_to_sleep(struct pci_dev *dev)
2054 {
2055         bool wakeup = device_may_wakeup(&dev->dev);
2056         pci_power_t target_state = pci_target_state(dev, wakeup);
2057         int error;
2058
2059         if (target_state == PCI_POWER_ERROR)
2060                 return -EIO;
2061
2062         pci_enable_wake(dev, target_state, wakeup);
2063
2064         error = pci_set_power_state(dev, target_state);
2065
2066         if (error)
2067                 pci_enable_wake(dev, target_state, false);
2068
2069         return error;
2070 }
2071 EXPORT_SYMBOL(pci_prepare_to_sleep);
2072
2073 /**
2074  * pci_back_from_sleep - turn PCI device on during system-wide transition into working state
2075  * @dev: Device to handle.
2076  *
2077  * Disable device's system wake-up capability and put it into D0.
2078  */
2079 int pci_back_from_sleep(struct pci_dev *dev)
2080 {
2081         pci_enable_wake(dev, PCI_D0, false);
2082         return pci_set_power_state(dev, PCI_D0);
2083 }
2084 EXPORT_SYMBOL(pci_back_from_sleep);
2085
2086 /**
2087  * pci_finish_runtime_suspend - Carry out PCI-specific part of runtime suspend.
2088  * @dev: PCI device being suspended.
2089  *
2090  * Prepare @dev to generate wake-up events at run time and put it into a low
2091  * power state.
2092  */
2093 int pci_finish_runtime_suspend(struct pci_dev *dev)
2094 {
2095         pci_power_t target_state;
2096         int error;
2097
2098         target_state = pci_target_state(dev, device_can_wakeup(&dev->dev));
2099         if (target_state == PCI_POWER_ERROR)
2100                 return -EIO;
2101
2102         dev->runtime_d3cold = target_state == PCI_D3cold;
2103
2104         pci_enable_wake(dev, target_state, pci_dev_run_wake(dev));
2105
2106         error = pci_set_power_state(dev, target_state);
2107
2108         if (error) {
2109                 pci_enable_wake(dev, target_state, false);
2110                 dev->runtime_d3cold = false;
2111         }
2112
2113         return error;
2114 }
2115
2116 /**
2117  * pci_dev_run_wake - Check if device can generate run-time wake-up events.
2118  * @dev: Device to check.
2119  *
2120  * Return true if the device itself is capable of generating wake-up events
2121  * (through the platform or using the native PCIe PME) or if the device supports
2122  * PME and one of its upstream bridges can generate wake-up events.
2123  */
2124 bool pci_dev_run_wake(struct pci_dev *dev)
2125 {
2126         struct pci_bus *bus = dev->bus;
2127
2128         if (device_can_wakeup(&dev->dev))
2129                 return true;
2130
2131         if (!dev->pme_support)
2132                 return false;
2133
2134         /* PME-capable in principle, but not from the target power state */
2135         if (!pci_pme_capable(dev, pci_target_state(dev, false)))
2136                 return false;
2137
2138         while (bus->parent) {
2139                 struct pci_dev *bridge = bus->self;
2140
2141                 if (device_can_wakeup(&bridge->dev))
2142                         return true;
2143
2144                 bus = bus->parent;
2145         }
2146
2147         /* We have reached the root bus. */
2148         if (bus->bridge)
2149                 return device_can_wakeup(bus->bridge);
2150
2151         return false;
2152 }
2153 EXPORT_SYMBOL_GPL(pci_dev_run_wake);
2154
2155 /**
2156  * pci_dev_keep_suspended - Check if the device can stay in the suspended state.
2157  * @pci_dev: Device to check.
2158  *
2159  * Return 'true' if the device is runtime-suspended, it doesn't have to be
2160  * reconfigured due to wakeup settings difference between system and runtime
2161  * suspend and the current power state of it is suitable for the upcoming
2162  * (system) transition.
2163  *
2164  * If the device is not configured for system wakeup, disable PME for it before
2165  * returning 'true' to prevent it from waking up the system unnecessarily.
2166  */
2167 bool pci_dev_keep_suspended(struct pci_dev *pci_dev)
2168 {
2169         struct device *dev = &pci_dev->dev;
2170         bool wakeup = device_may_wakeup(dev);
2171
2172         if (!pm_runtime_suspended(dev)
2173             || pci_target_state(pci_dev, wakeup) != pci_dev->current_state
2174             || platform_pci_need_resume(pci_dev))
2175                 return false;
2176
2177         /*
2178          * At this point the device is good to go unless it's been configured
2179          * to generate PME at the runtime suspend time, but it is not supposed
2180          * to wake up the system.  In that case, simply disable PME for it
2181          * (it will have to be re-enabled on exit from system resume).
2182          *
2183          * If the device's power state is D3cold and the platform check above
2184          * hasn't triggered, the device's configuration is suitable and we don't
2185          * need to manipulate it at all.
2186          */
2187         spin_lock_irq(&dev->power.lock);
2188
2189         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold &&
2190             !wakeup)
2191                 __pci_pme_active(pci_dev, false);
2192
2193         spin_unlock_irq(&dev->power.lock);
2194         return true;
2195 }
2196
2197 /**
2198  * pci_dev_complete_resume - Finalize resume from system sleep for a device.
2199  * @pci_dev: Device to handle.
2200  *
2201  * If the device is runtime suspended and wakeup-capable, enable PME for it as
2202  * it might have been disabled during the prepare phase of system suspend if
2203  * the device was not configured for system wakeup.
2204  */
2205 void pci_dev_complete_resume(struct pci_dev *pci_dev)
2206 {
2207         struct device *dev = &pci_dev->dev;
2208
2209         if (!pci_dev_run_wake(pci_dev))
2210                 return;
2211
2212         spin_lock_irq(&dev->power.lock);
2213
2214         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold)
2215                 __pci_pme_active(pci_dev, true);
2216
2217         spin_unlock_irq(&dev->power.lock);
2218 }
2219
2220 void pci_config_pm_runtime_get(struct pci_dev *pdev)
2221 {
2222         struct device *dev = &pdev->dev;
2223         struct device *parent = dev->parent;
2224
2225         if (parent)
2226                 pm_runtime_get_sync(parent);
2227         pm_runtime_get_noresume(dev);
2228         /*
2229          * pdev->current_state is set to PCI_D3cold during suspending,
2230          * so wait until suspending completes
2231          */
2232         pm_runtime_barrier(dev);
2233         /*
2234          * Only need to resume devices in D3cold, because config
2235          * registers are still accessible for devices suspended but
2236          * not in D3cold.
2237          */
2238         if (pdev->current_state == PCI_D3cold)
2239                 pm_runtime_resume(dev);
2240 }
2241
2242 void pci_config_pm_runtime_put(struct pci_dev *pdev)
2243 {
2244         struct device *dev = &pdev->dev;
2245         struct device *parent = dev->parent;
2246
2247         pm_runtime_put(dev);
2248         if (parent)
2249                 pm_runtime_put_sync(parent);
2250 }
2251
2252 /**
2253  * pci_bridge_d3_possible - Is it possible to put the bridge into D3
2254  * @bridge: Bridge to check
2255  *
2256  * This function checks if it is possible to move the bridge to D3.
2257  * Currently we only allow D3 for recent enough PCIe ports.
2258  */
2259 bool pci_bridge_d3_possible(struct pci_dev *bridge)
2260 {
2261         unsigned int year;
2262
2263         if (!pci_is_pcie(bridge))
2264                 return false;
2265
2266         switch (pci_pcie_type(bridge)) {
2267         case PCI_EXP_TYPE_ROOT_PORT:
2268         case PCI_EXP_TYPE_UPSTREAM:
2269         case PCI_EXP_TYPE_DOWNSTREAM:
2270                 if (pci_bridge_d3_disable)
2271                         return false;
2272
2273                 /*
2274                  * Hotplug interrupts cannot be delivered if the link is down,
2275                  * so parents of a hotplug port must stay awake. In addition,
2276                  * hotplug ports handled by firmware in System Management Mode
2277                  * may not be put into D3 by the OS (Thunderbolt on non-Macs).
2278                  * For simplicity, disallow in general for now.
2279                  */
2280                 if (bridge->is_hotplug_bridge)
2281                         return false;
2282
2283                 if (pci_bridge_d3_force)
2284                         return true;
2285
2286                 /*
2287                  * It should be safe to put PCIe ports from 2015 or newer
2288                  * to D3.
2289                  */
2290                 if (dmi_get_date(DMI_BIOS_DATE, &year, NULL, NULL) &&
2291                     year >= 2015) {
2292                         return true;
2293                 }
2294                 break;
2295         }
2296
2297         return false;
2298 }
2299
2300 static int pci_dev_check_d3cold(struct pci_dev *dev, void *data)
2301 {
2302         bool *d3cold_ok = data;
2303
2304         if (/* The device needs to be allowed to go D3cold ... */
2305             dev->no_d3cold || !dev->d3cold_allowed ||
2306
2307             /* ... and if it is wakeup capable to do so from D3cold. */
2308             (device_may_wakeup(&dev->dev) &&
2309              !pci_pme_capable(dev, PCI_D3cold)) ||
2310
2311             /* If it is a bridge it must be allowed to go to D3. */
2312             !pci_power_manageable(dev))
2313
2314                 *d3cold_ok = false;
2315
2316         return !*d3cold_ok;
2317 }
2318
2319 /*
2320  * pci_bridge_d3_update - Update bridge D3 capabilities
2321  * @dev: PCI device which is changed
2322  *
2323  * Update upstream bridge PM capabilities accordingly depending on if the
2324  * device PM configuration was changed or the device is being removed.  The
2325  * change is also propagated upstream.
2326  */
2327 void pci_bridge_d3_update(struct pci_dev *dev)
2328 {
2329         bool remove = !device_is_registered(&dev->dev);
2330         struct pci_dev *bridge;
2331         bool d3cold_ok = true;
2332
2333         bridge = pci_upstream_bridge(dev);
2334         if (!bridge || !pci_bridge_d3_possible(bridge))
2335                 return;
2336
2337         /*
2338          * If D3 is currently allowed for the bridge, removing one of its
2339          * children won't change that.
2340          */
2341         if (remove && bridge->bridge_d3)
2342                 return;
2343
2344         /*
2345          * If D3 is currently allowed for the bridge and a child is added or
2346          * changed, disallowance of D3 can only be caused by that child, so
2347          * we only need to check that single device, not any of its siblings.
2348          *
2349          * If D3 is currently not allowed for the bridge, checking the device
2350          * first may allow us to skip checking its siblings.
2351          */
2352         if (!remove)
2353                 pci_dev_check_d3cold(dev, &d3cold_ok);
2354
2355         /*
2356          * If D3 is currently not allowed for the bridge, this may be caused
2357          * either by the device being changed/removed or any of its siblings,
2358          * so we need to go through all children to find out if one of them
2359          * continues to block D3.
2360          */
2361         if (d3cold_ok && !bridge->bridge_d3)
2362                 pci_walk_bus(bridge->subordinate, pci_dev_check_d3cold,
2363                              &d3cold_ok);
2364
2365         if (bridge->bridge_d3 != d3cold_ok) {
2366                 bridge->bridge_d3 = d3cold_ok;
2367                 /* Propagate change to upstream bridges */
2368                 pci_bridge_d3_update(bridge);
2369         }
2370 }
2371
2372 /**
2373  * pci_d3cold_enable - Enable D3cold for device
2374  * @dev: PCI device to handle
2375  *
2376  * This function can be used in drivers to enable D3cold from the device
2377  * they handle.  It also updates upstream PCI bridge PM capabilities
2378  * accordingly.
2379  */
2380 void pci_d3cold_enable(struct pci_dev *dev)
2381 {
2382         if (dev->no_d3cold) {
2383                 dev->no_d3cold = false;
2384                 pci_bridge_d3_update(dev);
2385         }
2386 }
2387 EXPORT_SYMBOL_GPL(pci_d3cold_enable);
2388
2389 /**
2390  * pci_d3cold_disable - Disable D3cold for device
2391  * @dev: PCI device to handle
2392  *
2393  * This function can be used in drivers to disable D3cold from the device
2394  * they handle.  It also updates upstream PCI bridge PM capabilities
2395  * accordingly.
2396  */
2397 void pci_d3cold_disable(struct pci_dev *dev)
2398 {
2399         if (!dev->no_d3cold) {
2400                 dev->no_d3cold = true;
2401                 pci_bridge_d3_update(dev);
2402         }
2403 }
2404 EXPORT_SYMBOL_GPL(pci_d3cold_disable);
2405
2406 /**
2407  * pci_pm_init - Initialize PM functions of given PCI device
2408  * @dev: PCI device to handle.
2409  */
2410 void pci_pm_init(struct pci_dev *dev)
2411 {
2412         int pm;
2413         u16 pmc;
2414
2415         pm_runtime_forbid(&dev->dev);
2416         pm_runtime_set_active(&dev->dev);
2417         pm_runtime_enable(&dev->dev);
2418         device_enable_async_suspend(&dev->dev);
2419         dev->wakeup_prepared = false;
2420
2421         dev->pm_cap = 0;
2422         dev->pme_support = 0;
2423
2424         /* find PCI PM capability in list */
2425         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
2426         if (!pm)
2427                 return;
2428         /* Check device's ability to generate PME# */
2429         pci_read_config_word(dev, pm + PCI_PM_PMC, &pmc);
2430
2431         if ((pmc & PCI_PM_CAP_VER_MASK) > 3) {
2432                 pci_err(dev, "unsupported PM cap regs version (%u)\n",
2433                         pmc & PCI_PM_CAP_VER_MASK);
2434                 return;
2435         }
2436
2437         dev->pm_cap = pm;
2438         dev->d3_delay = PCI_PM_D3_WAIT;
2439         dev->d3cold_delay = PCI_PM_D3COLD_WAIT;
2440         dev->bridge_d3 = pci_bridge_d3_possible(dev);
2441         dev->d3cold_allowed = true;
2442
2443         dev->d1_support = false;
2444         dev->d2_support = false;
2445         if (!pci_no_d1d2(dev)) {
2446                 if (pmc & PCI_PM_CAP_D1)
2447                         dev->d1_support = true;
2448                 if (pmc & PCI_PM_CAP_D2)
2449                         dev->d2_support = true;
2450
2451                 if (dev->d1_support || dev->d2_support)
2452                         pci_printk(KERN_DEBUG, dev, "supports%s%s\n",
2453                                    dev->d1_support ? " D1" : "",
2454                                    dev->d2_support ? " D2" : "");
2455         }
2456
2457         pmc &= PCI_PM_CAP_PME_MASK;
2458         if (pmc) {
2459                 pci_printk(KERN_DEBUG, dev, "PME# supported from%s%s%s%s%s\n",
2460                          (pmc & PCI_PM_CAP_PME_D0) ? " D0" : "",
2461                          (pmc & PCI_PM_CAP_PME_D1) ? " D1" : "",
2462                          (pmc & PCI_PM_CAP_PME_D2) ? " D2" : "",
2463                          (pmc & PCI_PM_CAP_PME_D3) ? " D3hot" : "",
2464                          (pmc & PCI_PM_CAP_PME_D3cold) ? " D3cold" : "");
2465                 dev->pme_support = pmc >> PCI_PM_CAP_PME_SHIFT;
2466                 dev->pme_poll = true;
2467                 /*
2468                  * Make device's PM flags reflect the wake-up capability, but
2469                  * let the user space enable it to wake up the system as needed.
2470                  */
2471                 device_set_wakeup_capable(&dev->dev, true);
2472                 /* Disable the PME# generation functionality */
2473                 pci_pme_active(dev, false);
2474         }
2475 }
2476
2477 static unsigned long pci_ea_flags(struct pci_dev *dev, u8 prop)
2478 {
2479         unsigned long flags = IORESOURCE_PCI_FIXED | IORESOURCE_PCI_EA_BEI;
2480
2481         switch (prop) {
2482         case PCI_EA_P_MEM:
2483         case PCI_EA_P_VF_MEM:
2484                 flags |= IORESOURCE_MEM;
2485                 break;
2486         case PCI_EA_P_MEM_PREFETCH:
2487         case PCI_EA_P_VF_MEM_PREFETCH:
2488                 flags |= IORESOURCE_MEM | IORESOURCE_PREFETCH;
2489                 break;
2490         case PCI_EA_P_IO:
2491                 flags |= IORESOURCE_IO;
2492                 break;
2493         default:
2494                 return 0;
2495         }
2496
2497         return flags;
2498 }
2499
2500 static struct resource *pci_ea_get_resource(struct pci_dev *dev, u8 bei,
2501                                             u8 prop)
2502 {
2503         if (bei <= PCI_EA_BEI_BAR5 && prop <= PCI_EA_P_IO)
2504                 return &dev->resource[bei];
2505 #ifdef CONFIG_PCI_IOV
2506         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5 &&
2507                  (prop == PCI_EA_P_VF_MEM || prop == PCI_EA_P_VF_MEM_PREFETCH))
2508                 return &dev->resource[PCI_IOV_RESOURCES +
2509                                       bei - PCI_EA_BEI_VF_BAR0];
2510 #endif
2511         else if (bei == PCI_EA_BEI_ROM)
2512                 return &dev->resource[PCI_ROM_RESOURCE];
2513         else
2514                 return NULL;
2515 }
2516
2517 /* Read an Enhanced Allocation (EA) entry */
2518 static int pci_ea_read(struct pci_dev *dev, int offset)
2519 {
2520         struct resource *res;
2521         int ent_size, ent_offset = offset;
2522         resource_size_t start, end;
2523         unsigned long flags;
2524         u32 dw0, bei, base, max_offset;
2525         u8 prop;
2526         bool support_64 = (sizeof(resource_size_t) >= 8);
2527
2528         pci_read_config_dword(dev, ent_offset, &dw0);
2529         ent_offset += 4;
2530
2531         /* Entry size field indicates DWORDs after 1st */
2532         ent_size = ((dw0 & PCI_EA_ES) + 1) << 2;
2533
2534         if (!(dw0 & PCI_EA_ENABLE)) /* Entry not enabled */
2535                 goto out;
2536
2537         bei = (dw0 & PCI_EA_BEI) >> 4;
2538         prop = (dw0 & PCI_EA_PP) >> 8;
2539
2540         /*
2541          * If the Property is in the reserved range, try the Secondary
2542          * Property instead.
2543          */
2544         if (prop > PCI_EA_P_BRIDGE_IO && prop < PCI_EA_P_MEM_RESERVED)
2545                 prop = (dw0 & PCI_EA_SP) >> 16;
2546         if (prop > PCI_EA_P_BRIDGE_IO)
2547                 goto out;
2548
2549         res = pci_ea_get_resource(dev, bei, prop);
2550         if (!res) {
2551                 pci_err(dev, "Unsupported EA entry BEI: %u\n", bei);
2552                 goto out;
2553         }
2554
2555         flags = pci_ea_flags(dev, prop);
2556         if (!flags) {
2557                 pci_err(dev, "Unsupported EA properties: %#x\n", prop);
2558                 goto out;
2559         }
2560
2561         /* Read Base */
2562         pci_read_config_dword(dev, ent_offset, &base);
2563         start = (base & PCI_EA_FIELD_MASK);
2564         ent_offset += 4;
2565
2566         /* Read MaxOffset */
2567         pci_read_config_dword(dev, ent_offset, &max_offset);
2568         ent_offset += 4;
2569
2570         /* Read Base MSBs (if 64-bit entry) */
2571         if (base & PCI_EA_IS_64) {
2572                 u32 base_upper;
2573
2574                 pci_read_config_dword(dev, ent_offset, &base_upper);
2575                 ent_offset += 4;
2576
2577                 flags |= IORESOURCE_MEM_64;
2578
2579                 /* entry starts above 32-bit boundary, can't use */
2580                 if (!support_64 && base_upper)
2581                         goto out;
2582
2583                 if (support_64)
2584                         start |= ((u64)base_upper << 32);
2585         }
2586
2587         end = start + (max_offset | 0x03);
2588
2589         /* Read MaxOffset MSBs (if 64-bit entry) */
2590         if (max_offset & PCI_EA_IS_64) {
2591                 u32 max_offset_upper;
2592
2593                 pci_read_config_dword(dev, ent_offset, &max_offset_upper);
2594                 ent_offset += 4;
2595
2596                 flags |= IORESOURCE_MEM_64;
2597
2598                 /* entry too big, can't use */
2599                 if (!support_64 && max_offset_upper)
2600                         goto out;
2601
2602                 if (support_64)
2603                         end += ((u64)max_offset_upper << 32);
2604         }
2605
2606         if (end < start) {
2607                 pci_err(dev, "EA Entry crosses address boundary\n");
2608                 goto out;
2609         }
2610
2611         if (ent_size != ent_offset - offset) {
2612                 pci_err(dev, "EA Entry Size (%d) does not match length read (%d)\n",
2613                         ent_size, ent_offset - offset);
2614                 goto out;
2615         }
2616
2617         res->name = pci_name(dev);
2618         res->start = start;
2619         res->end = end;
2620         res->flags = flags;
2621
2622         if (bei <= PCI_EA_BEI_BAR5)
2623                 pci_printk(KERN_DEBUG, dev, "BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2624                            bei, res, prop);
2625         else if (bei == PCI_EA_BEI_ROM)
2626                 pci_printk(KERN_DEBUG, dev, "ROM: %pR (from Enhanced Allocation, properties %#02x)\n",
2627                            res, prop);
2628         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5)
2629                 pci_printk(KERN_DEBUG, dev, "VF BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2630                            bei - PCI_EA_BEI_VF_BAR0, res, prop);
2631         else
2632                 pci_printk(KERN_DEBUG, dev, "BEI %d res: %pR (from Enhanced Allocation, properties %#02x)\n",
2633                            bei, res, prop);
2634
2635 out:
2636         return offset + ent_size;
2637 }
2638
2639 /* Enhanced Allocation Initialization */
2640 void pci_ea_init(struct pci_dev *dev)
2641 {
2642         int ea;
2643         u8 num_ent;
2644         int offset;
2645         int i;
2646
2647         /* find PCI EA capability in list */
2648         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
2649         if (!ea)
2650                 return;
2651
2652         /* determine the number of entries */
2653         pci_bus_read_config_byte(dev->bus, dev->devfn, ea + PCI_EA_NUM_ENT,
2654                                         &num_ent);
2655         num_ent &= PCI_EA_NUM_ENT_MASK;
2656
2657         offset = ea + PCI_EA_FIRST_ENT;
2658
2659         /* Skip DWORD 2 for type 1 functions */
2660         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE)
2661                 offset += 4;
2662
2663         /* parse each EA entry */
2664         for (i = 0; i < num_ent; ++i)
2665                 offset = pci_ea_read(dev, offset);
2666 }
2667
2668 static void pci_add_saved_cap(struct pci_dev *pci_dev,
2669         struct pci_cap_saved_state *new_cap)
2670 {
2671         hlist_add_head(&new_cap->next, &pci_dev->saved_cap_space);
2672 }
2673
2674 /**
2675  * _pci_add_cap_save_buffer - allocate buffer for saving given
2676  *                            capability registers
2677  * @dev: the PCI device
2678  * @cap: the capability to allocate the buffer for
2679  * @extended: Standard or Extended capability ID
2680  * @size: requested size of the buffer
2681  */
2682 static int _pci_add_cap_save_buffer(struct pci_dev *dev, u16 cap,
2683                                     bool extended, unsigned int size)
2684 {
2685         int pos;
2686         struct pci_cap_saved_state *save_state;
2687
2688         if (extended)
2689                 pos = pci_find_ext_capability(dev, cap);
2690         else
2691                 pos = pci_find_capability(dev, cap);
2692
2693         if (!pos)
2694                 return 0;
2695
2696         save_state = kzalloc(sizeof(*save_state) + size, GFP_KERNEL);
2697         if (!save_state)
2698                 return -ENOMEM;
2699
2700         save_state->cap.cap_nr = cap;
2701         save_state->cap.cap_extended = extended;
2702         save_state->cap.size = size;
2703         pci_add_saved_cap(dev, save_state);
2704
2705         return 0;
2706 }
2707
2708 int pci_add_cap_save_buffer(struct pci_dev *dev, char cap, unsigned int size)
2709 {
2710         return _pci_add_cap_save_buffer(dev, cap, false, size);
2711 }
2712
2713 int pci_add_ext_cap_save_buffer(struct pci_dev *dev, u16 cap, unsigned int size)
2714 {
2715         return _pci_add_cap_save_buffer(dev, cap, true, size);
2716 }
2717
2718 /**
2719  * pci_allocate_cap_save_buffers - allocate buffers for saving capabilities
2720  * @dev: the PCI device
2721  */
2722 void pci_allocate_cap_save_buffers(struct pci_dev *dev)
2723 {
2724         int error;
2725
2726         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_EXP,
2727                                         PCI_EXP_SAVE_REGS * sizeof(u16));
2728         if (error)
2729                 pci_err(dev, "unable to preallocate PCI Express save buffer\n");
2730
2731         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_PCIX, sizeof(u16));
2732         if (error)
2733                 pci_err(dev, "unable to preallocate PCI-X save buffer\n");
2734
2735         pci_allocate_vc_save_buffers(dev);
2736 }
2737
2738 void pci_free_cap_save_buffers(struct pci_dev *dev)
2739 {
2740         struct pci_cap_saved_state *tmp;
2741         struct hlist_node *n;
2742
2743         hlist_for_each_entry_safe(tmp, n, &dev->saved_cap_space, next)
2744                 kfree(tmp);
2745 }
2746
2747 /**
2748  * pci_configure_ari - enable or disable ARI forwarding
2749  * @dev: the PCI device
2750  *
2751  * If @dev and its upstream bridge both support ARI, enable ARI in the
2752  * bridge.  Otherwise, disable ARI in the bridge.
2753  */
2754 void pci_configure_ari(struct pci_dev *dev)
2755 {
2756         u32 cap;
2757         struct pci_dev *bridge;
2758
2759         if (pcie_ari_disabled || !pci_is_pcie(dev) || dev->devfn)
2760                 return;
2761
2762         bridge = dev->bus->self;
2763         if (!bridge)
2764                 return;
2765
2766         pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
2767         if (!(cap & PCI_EXP_DEVCAP2_ARI))
2768                 return;
2769
2770         if (pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI)) {
2771                 pcie_capability_set_word(bridge, PCI_EXP_DEVCTL2,
2772                                          PCI_EXP_DEVCTL2_ARI);
2773                 bridge->ari_enabled = 1;
2774         } else {
2775                 pcie_capability_clear_word(bridge, PCI_EXP_DEVCTL2,
2776                                            PCI_EXP_DEVCTL2_ARI);
2777                 bridge->ari_enabled = 0;
2778         }
2779 }
2780
2781 static int pci_acs_enable;
2782
2783 /**
2784  * pci_request_acs - ask for ACS to be enabled if supported
2785  */
2786 void pci_request_acs(void)
2787 {
2788         pci_acs_enable = 1;
2789 }
2790
2791 /**
2792  * pci_std_enable_acs - enable ACS on devices using standard ACS capabilites
2793  * @dev: the PCI device
2794  */
2795 static void pci_std_enable_acs(struct pci_dev *dev)
2796 {
2797         int pos;
2798         u16 cap;
2799         u16 ctrl;
2800
2801         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ACS);
2802         if (!pos)
2803                 return;
2804
2805         pci_read_config_word(dev, pos + PCI_ACS_CAP, &cap);
2806         pci_read_config_word(dev, pos + PCI_ACS_CTRL, &ctrl);
2807
2808         /* Source Validation */
2809         ctrl |= (cap & PCI_ACS_SV);
2810
2811         /* P2P Request Redirect */
2812         ctrl |= (cap & PCI_ACS_RR);
2813
2814         /* P2P Completion Redirect */
2815         ctrl |= (cap & PCI_ACS_CR);
2816
2817         /* Upstream Forwarding */
2818         ctrl |= (cap & PCI_ACS_UF);
2819
2820         pci_write_config_word(dev, pos + PCI_ACS_CTRL, ctrl);
2821 }
2822
2823 /**
2824  * pci_enable_acs - enable ACS if hardware support it
2825  * @dev: the PCI device
2826  */
2827 void pci_enable_acs(struct pci_dev *dev)
2828 {
2829         if (!pci_acs_enable)
2830                 return;
2831
2832         if (!pci_dev_specific_enable_acs(dev))
2833                 return;
2834
2835         pci_std_enable_acs(dev);
2836 }
2837
2838 static bool pci_acs_flags_enabled(struct pci_dev *pdev, u16 acs_flags)
2839 {
2840         int pos;
2841         u16 cap, ctrl;
2842
2843         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ACS);
2844         if (!pos)
2845                 return false;
2846
2847         /*
2848          * Except for egress control, capabilities are either required
2849          * or only required if controllable.  Features missing from the
2850          * capability field can therefore be assumed as hard-wired enabled.
2851          */
2852         pci_read_config_word(pdev, pos + PCI_ACS_CAP, &cap);
2853         acs_flags &= (cap | PCI_ACS_EC);
2854
2855         pci_read_config_word(pdev, pos + PCI_ACS_CTRL, &ctrl);
2856         return (ctrl & acs_flags) == acs_flags;
2857 }
2858
2859 /**
2860  * pci_acs_enabled - test ACS against required flags for a given device
2861  * @pdev: device to test
2862  * @acs_flags: required PCI ACS flags
2863  *
2864  * Return true if the device supports the provided flags.  Automatically
2865  * filters out flags that are not implemented on multifunction devices.
2866  *
2867  * Note that this interface checks the effective ACS capabilities of the
2868  * device rather than the actual capabilities.  For instance, most single
2869  * function endpoints are not required to support ACS because they have no
2870  * opportunity for peer-to-peer access.  We therefore return 'true'
2871  * regardless of whether the device exposes an ACS capability.  This makes
2872  * it much easier for callers of this function to ignore the actual type
2873  * or topology of the device when testing ACS support.
2874  */
2875 bool pci_acs_enabled(struct pci_dev *pdev, u16 acs_flags)
2876 {
2877         int ret;
2878
2879         ret = pci_dev_specific_acs_enabled(pdev, acs_flags);
2880         if (ret >= 0)
2881                 return ret > 0;
2882
2883         /*
2884          * Conventional PCI and PCI-X devices never support ACS, either
2885          * effectively or actually.  The shared bus topology implies that
2886          * any device on the bus can receive or snoop DMA.
2887          */
2888         if (!pci_is_pcie(pdev))
2889                 return false;
2890
2891         switch (pci_pcie_type(pdev)) {
2892         /*
2893          * PCI/X-to-PCIe bridges are not specifically mentioned by the spec,
2894          * but since their primary interface is PCI/X, we conservatively
2895          * handle them as we would a non-PCIe device.
2896          */
2897         case PCI_EXP_TYPE_PCIE_BRIDGE:
2898         /*
2899          * PCIe 3.0, 6.12.1 excludes ACS on these devices.  "ACS is never
2900          * applicable... must never implement an ACS Extended Capability...".
2901          * This seems arbitrary, but we take a conservative interpretation
2902          * of this statement.
2903          */
2904         case PCI_EXP_TYPE_PCI_BRIDGE:
2905         case PCI_EXP_TYPE_RC_EC:
2906                 return false;
2907         /*
2908          * PCIe 3.0, 6.12.1.1 specifies that downstream and root ports should
2909          * implement ACS in order to indicate their peer-to-peer capabilities,
2910          * regardless of whether they are single- or multi-function devices.
2911          */
2912         case PCI_EXP_TYPE_DOWNSTREAM:
2913         case PCI_EXP_TYPE_ROOT_PORT:
2914                 return pci_acs_flags_enabled(pdev, acs_flags);
2915         /*
2916          * PCIe 3.0, 6.12.1.2 specifies ACS capabilities that should be
2917          * implemented by the remaining PCIe types to indicate peer-to-peer
2918          * capabilities, but only when they are part of a multifunction
2919          * device.  The footnote for section 6.12 indicates the specific
2920          * PCIe types included here.
2921          */
2922         case PCI_EXP_TYPE_ENDPOINT:
2923         case PCI_EXP_TYPE_UPSTREAM:
2924         case PCI_EXP_TYPE_LEG_END:
2925         case PCI_EXP_TYPE_RC_END:
2926                 if (!pdev->multifunction)
2927                         break;
2928
2929                 return pci_acs_flags_enabled(pdev, acs_flags);
2930         }
2931
2932         /*
2933          * PCIe 3.0, 6.12.1.3 specifies no ACS capabilities are applicable
2934          * to single function devices with the exception of downstream ports.
2935          */
2936         return true;
2937 }
2938
2939 /**
2940  * pci_acs_path_enable - test ACS flags from start to end in a hierarchy
2941  * @start: starting downstream device
2942  * @end: ending upstream device or NULL to search to the root bus
2943  * @acs_flags: required flags
2944  *
2945  * Walk up a device tree from start to end testing PCI ACS support.  If
2946  * any step along the way does not support the required flags, return false.
2947  */
2948 bool pci_acs_path_enabled(struct pci_dev *start,
2949                           struct pci_dev *end, u16 acs_flags)
2950 {
2951         struct pci_dev *pdev, *parent = start;
2952
2953         do {
2954                 pdev = parent;
2955
2956                 if (!pci_acs_enabled(pdev, acs_flags))
2957                         return false;
2958
2959                 if (pci_is_root_bus(pdev->bus))
2960                         return (end == NULL);
2961
2962                 parent = pdev->bus->self;
2963         } while (pdev != end);
2964
2965         return true;
2966 }
2967
2968 /**
2969  * pci_rebar_find_pos - find position of resize ctrl reg for BAR
2970  * @pdev: PCI device
2971  * @bar: BAR to find
2972  *
2973  * Helper to find the position of the ctrl register for a BAR.
2974  * Returns -ENOTSUPP if resizable BARs are not supported at all.
2975  * Returns -ENOENT if no ctrl register for the BAR could be found.
2976  */
2977 static int pci_rebar_find_pos(struct pci_dev *pdev, int bar)
2978 {
2979         unsigned int pos, nbars, i;
2980         u32 ctrl;
2981
2982         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_REBAR);
2983         if (!pos)
2984                 return -ENOTSUPP;
2985
2986         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
2987         nbars = (ctrl & PCI_REBAR_CTRL_NBAR_MASK) >>
2988                     PCI_REBAR_CTRL_NBAR_SHIFT;
2989
2990         for (i = 0; i < nbars; i++, pos += 8) {
2991                 int bar_idx;
2992
2993                 pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
2994                 bar_idx = ctrl & PCI_REBAR_CTRL_BAR_IDX;
2995                 if (bar_idx == bar)
2996                         return pos;
2997         }
2998
2999         return -ENOENT;
3000 }
3001
3002 /**
3003  * pci_rebar_get_possible_sizes - get possible sizes for BAR
3004  * @pdev: PCI device
3005  * @bar: BAR to query
3006  *
3007  * Get the possible sizes of a resizable BAR as bitmask defined in the spec
3008  * (bit 0=1MB, bit 19=512GB). Returns 0 if BAR isn't resizable.
3009  */
3010 u32 pci_rebar_get_possible_sizes(struct pci_dev *pdev, int bar)
3011 {
3012         int pos;
3013         u32 cap;
3014
3015         pos = pci_rebar_find_pos(pdev, bar);
3016         if (pos < 0)
3017                 return 0;
3018
3019         pci_read_config_dword(pdev, pos + PCI_REBAR_CAP, &cap);
3020         return (cap & PCI_REBAR_CAP_SIZES) >> 4;
3021 }
3022
3023 /**
3024  * pci_rebar_get_current_size - get the current size of a BAR
3025  * @pdev: PCI device
3026  * @bar: BAR to set size to
3027  *
3028  * Read the size of a BAR from the resizable BAR config.
3029  * Returns size if found or negative error code.
3030  */
3031 int pci_rebar_get_current_size(struct pci_dev *pdev, int bar)
3032 {
3033         int pos;
3034         u32 ctrl;
3035
3036         pos = pci_rebar_find_pos(pdev, bar);
3037         if (pos < 0)
3038                 return pos;
3039
3040         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3041         return (ctrl & PCI_REBAR_CTRL_BAR_SIZE) >> 8;
3042 }
3043
3044 /**
3045  * pci_rebar_set_size - set a new size for a BAR
3046  * @pdev: PCI device
3047  * @bar: BAR to set size to
3048  * @size: new size as defined in the spec (0=1MB, 19=512GB)
3049  *
3050  * Set the new size of a BAR as defined in the spec.
3051  * Returns zero if resizing was successful, error code otherwise.
3052  */
3053 int pci_rebar_set_size(struct pci_dev *pdev, int bar, int size)
3054 {
3055         int pos;
3056         u32 ctrl;
3057
3058         pos = pci_rebar_find_pos(pdev, bar);
3059         if (pos < 0)
3060                 return pos;
3061
3062         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3063         ctrl &= ~PCI_REBAR_CTRL_BAR_SIZE;
3064         ctrl |= size << 8;
3065         pci_write_config_dword(pdev, pos + PCI_REBAR_CTRL, ctrl);
3066         return 0;
3067 }
3068
3069 /**
3070  * pci_enable_atomic_ops_to_root - enable AtomicOp requests to root port
3071  * @dev: the PCI device
3072  * @cap_mask: mask of desired AtomicOp sizes, including one or more of:
3073  *      PCI_EXP_DEVCAP2_ATOMIC_COMP32
3074  *      PCI_EXP_DEVCAP2_ATOMIC_COMP64
3075  *      PCI_EXP_DEVCAP2_ATOMIC_COMP128
3076  *
3077  * Return 0 if all upstream bridges support AtomicOp routing, egress
3078  * blocking is disabled on all upstream ports, and the root port supports
3079  * the requested completion capabilities (32-bit, 64-bit and/or 128-bit
3080  * AtomicOp completion), or negative otherwise.
3081  */
3082 int pci_enable_atomic_ops_to_root(struct pci_dev *dev, u32 cap_mask)
3083 {
3084         struct pci_bus *bus = dev->bus;
3085         struct pci_dev *bridge;
3086         u32 cap, ctl2;
3087
3088         if (!pci_is_pcie(dev))
3089                 return -EINVAL;
3090
3091         /*
3092          * Per PCIe r4.0, sec 6.15, endpoints and root ports may be
3093          * AtomicOp requesters.  For now, we only support endpoints as
3094          * requesters and root ports as completers.  No endpoints as
3095          * completers, and no peer-to-peer.
3096          */
3097
3098         switch (pci_pcie_type(dev)) {
3099         case PCI_EXP_TYPE_ENDPOINT:
3100         case PCI_EXP_TYPE_LEG_END:
3101         case PCI_EXP_TYPE_RC_END:
3102                 break;
3103         default:
3104                 return -EINVAL;
3105         }
3106
3107         while (bus->parent) {
3108                 bridge = bus->self;
3109
3110                 pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
3111
3112                 switch (pci_pcie_type(bridge)) {
3113                 /* Ensure switch ports support AtomicOp routing */
3114                 case PCI_EXP_TYPE_UPSTREAM:
3115                 case PCI_EXP_TYPE_DOWNSTREAM:
3116                         if (!(cap & PCI_EXP_DEVCAP2_ATOMIC_ROUTE))
3117                                 return -EINVAL;
3118                         break;
3119
3120                 /* Ensure root port supports all the sizes we care about */
3121                 case PCI_EXP_TYPE_ROOT_PORT:
3122                         if ((cap & cap_mask) != cap_mask)
3123                                 return -EINVAL;
3124                         break;
3125                 }
3126
3127                 /* Ensure upstream ports don't block AtomicOps on egress */
3128                 if (!bridge->has_secondary_link) {
3129                         pcie_capability_read_dword(bridge, PCI_EXP_DEVCTL2,
3130                                                    &ctl2);
3131                         if (ctl2 & PCI_EXP_DEVCTL2_ATOMIC_EGRESS_BLOCK)
3132                                 return -EINVAL;
3133                 }
3134
3135                 bus = bus->parent;
3136         }
3137
3138         pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
3139                                  PCI_EXP_DEVCTL2_ATOMIC_REQ);
3140         return 0;
3141 }
3142 EXPORT_SYMBOL(pci_enable_atomic_ops_to_root);
3143
3144 /**
3145  * pci_swizzle_interrupt_pin - swizzle INTx for device behind bridge
3146  * @dev: the PCI device
3147  * @pin: the INTx pin (1=INTA, 2=INTB, 3=INTC, 4=INTD)
3148  *
3149  * Perform INTx swizzling for a device behind one level of bridge.  This is
3150  * required by section 9.1 of the PCI-to-PCI bridge specification for devices
3151  * behind bridges on add-in cards.  For devices with ARI enabled, the slot
3152  * number is always 0 (see the Implementation Note in section 2.2.8.1 of
3153  * the PCI Express Base Specification, Revision 2.1)
3154  */
3155 u8 pci_swizzle_interrupt_pin(const struct pci_dev *dev, u8 pin)
3156 {
3157         int slot;
3158
3159         if (pci_ari_enabled(dev->bus))
3160                 slot = 0;
3161         else
3162                 slot = PCI_SLOT(dev->devfn);
3163
3164         return (((pin - 1) + slot) % 4) + 1;
3165 }
3166
3167 int pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge)
3168 {
3169         u8 pin;
3170
3171         pin = dev->pin;
3172         if (!pin)
3173                 return -1;
3174
3175         while (!pci_is_root_bus(dev->bus)) {
3176                 pin = pci_swizzle_interrupt_pin(dev, pin);
3177                 dev = dev->bus->self;
3178         }
3179         *bridge = dev;
3180         return pin;
3181 }
3182
3183 /**
3184  * pci_common_swizzle - swizzle INTx all the way to root bridge
3185  * @dev: the PCI device
3186  * @pinp: pointer to the INTx pin value (1=INTA, 2=INTB, 3=INTD, 4=INTD)
3187  *
3188  * Perform INTx swizzling for a device.  This traverses through all PCI-to-PCI
3189  * bridges all the way up to a PCI root bus.
3190  */
3191 u8 pci_common_swizzle(struct pci_dev *dev, u8 *pinp)
3192 {
3193         u8 pin = *pinp;
3194
3195         while (!pci_is_root_bus(dev->bus)) {
3196                 pin = pci_swizzle_interrupt_pin(dev, pin);
3197                 dev = dev->bus->self;
3198         }
3199         *pinp = pin;
3200         return PCI_SLOT(dev->devfn);
3201 }
3202 EXPORT_SYMBOL_GPL(pci_common_swizzle);
3203
3204 /**
3205  *      pci_release_region - Release a PCI bar
3206  *      @pdev: PCI device whose resources were previously reserved by pci_request_region
3207  *      @bar: BAR to release
3208  *
3209  *      Releases the PCI I/O and memory resources previously reserved by a
3210  *      successful call to pci_request_region.  Call this function only
3211  *      after all use of the PCI regions has ceased.
3212  */
3213 void pci_release_region(struct pci_dev *pdev, int bar)
3214 {
3215         struct pci_devres *dr;
3216
3217         if (pci_resource_len(pdev, bar) == 0)
3218                 return;
3219         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO)
3220                 release_region(pci_resource_start(pdev, bar),
3221                                 pci_resource_len(pdev, bar));
3222         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM)
3223                 release_mem_region(pci_resource_start(pdev, bar),
3224                                 pci_resource_len(pdev, bar));
3225
3226         dr = find_pci_dr(pdev);
3227         if (dr)
3228                 dr->region_mask &= ~(1 << bar);
3229 }
3230 EXPORT_SYMBOL(pci_release_region);
3231
3232 /**
3233  *      __pci_request_region - Reserved PCI I/O and memory resource
3234  *      @pdev: PCI device whose resources are to be reserved
3235  *      @bar: BAR to be reserved
3236  *      @res_name: Name to be associated with resource.
3237  *      @exclusive: whether the region access is exclusive or not
3238  *
3239  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3240  *      being reserved by owner @res_name.  Do not access any
3241  *      address inside the PCI regions unless this call returns
3242  *      successfully.
3243  *
3244  *      If @exclusive is set, then the region is marked so that userspace
3245  *      is explicitly not allowed to map the resource via /dev/mem or
3246  *      sysfs MMIO access.
3247  *
3248  *      Returns 0 on success, or %EBUSY on error.  A warning
3249  *      message is also printed on failure.
3250  */
3251 static int __pci_request_region(struct pci_dev *pdev, int bar,
3252                                 const char *res_name, int exclusive)
3253 {
3254         struct pci_devres *dr;
3255
3256         if (pci_resource_len(pdev, bar) == 0)
3257                 return 0;
3258
3259         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO) {
3260                 if (!request_region(pci_resource_start(pdev, bar),
3261                             pci_resource_len(pdev, bar), res_name))
3262                         goto err_out;
3263         } else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM) {
3264                 if (!__request_mem_region(pci_resource_start(pdev, bar),
3265                                         pci_resource_len(pdev, bar), res_name,
3266                                         exclusive))
3267                         goto err_out;
3268         }
3269
3270         dr = find_pci_dr(pdev);
3271         if (dr)
3272                 dr->region_mask |= 1 << bar;
3273
3274         return 0;
3275
3276 err_out:
3277         pci_warn(pdev, "BAR %d: can't reserve %pR\n", bar,
3278                  &pdev->resource[bar]);
3279         return -EBUSY;
3280 }
3281
3282 /**
3283  *      pci_request_region - Reserve PCI I/O and memory resource
3284  *      @pdev: PCI device whose resources are to be reserved
3285  *      @bar: BAR to be reserved
3286  *      @res_name: Name to be associated with resource
3287  *
3288  *      Mark the PCI region associated with PCI device @pdev BAR @bar as
3289  *      being reserved by owner @res_name.  Do not access any
3290  *      address inside the PCI regions unless this call returns
3291  *      successfully.
3292  *
3293  *      Returns 0 on success, or %EBUSY on error.  A warning
3294  *      message is also printed on failure.
3295  */
3296 int pci_request_region(struct pci_dev *pdev, int bar, const char *res_name)
3297 {
3298         return __pci_request_region(pdev, bar, res_name, 0);
3299 }
3300 EXPORT_SYMBOL(pci_request_region);
3301
3302 /**
3303  *      pci_request_region_exclusive - Reserved PCI I/O and memory resource
3304  *      @pdev: PCI device whose resources are to be reserved
3305  *      @bar: BAR to be reserved
3306  *      @res_name: Name to be associated with resource.
3307  *
3308  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3309  *      being reserved by owner @res_name.  Do not access any
3310  *      address inside the PCI regions unless this call returns
3311  *      successfully.
3312  *
3313  *      Returns 0 on success, or %EBUSY on error.  A warning
3314  *      message is also printed on failure.
3315  *
3316  *      The key difference that _exclusive makes it that userspace is
3317  *      explicitly not allowed to map the resource via /dev/mem or
3318  *      sysfs.
3319  */
3320 int pci_request_region_exclusive(struct pci_dev *pdev, int bar,
3321                                  const char *res_name)
3322 {
3323         return __pci_request_region(pdev, bar, res_name, IORESOURCE_EXCLUSIVE);
3324 }
3325 EXPORT_SYMBOL(pci_request_region_exclusive);
3326
3327 /**
3328  * pci_release_selected_regions - Release selected PCI I/O and memory resources
3329  * @pdev: PCI device whose resources were previously reserved
3330  * @bars: Bitmask of BARs to be released
3331  *
3332  * Release selected PCI I/O and memory resources previously reserved.
3333  * Call this function only after all use of the PCI regions has ceased.
3334  */
3335 void pci_release_selected_regions(struct pci_dev *pdev, int bars)
3336 {
3337         int i;
3338
3339         for (i = 0; i < 6; i++)
3340                 if (bars & (1 << i))
3341                         pci_release_region(pdev, i);
3342 }
3343 EXPORT_SYMBOL(pci_release_selected_regions);
3344
3345 static int __pci_request_selected_regions(struct pci_dev *pdev, int bars,
3346                                           const char *res_name, int excl)
3347 {
3348         int i;
3349
3350         for (i = 0; i < 6; i++)
3351                 if (bars & (1 << i))
3352                         if (__pci_request_region(pdev, i, res_name, excl))
3353                                 goto err_out;
3354         return 0;
3355
3356 err_out:
3357         while (--i >= 0)
3358                 if (bars & (1 << i))
3359                         pci_release_region(pdev, i);
3360
3361         return -EBUSY;
3362 }
3363
3364
3365 /**
3366  * pci_request_selected_regions - Reserve selected PCI I/O and memory resources
3367  * @pdev: PCI device whose resources are to be reserved
3368  * @bars: Bitmask of BARs to be requested
3369  * @res_name: Name to be associated with resource
3370  */
3371 int pci_request_selected_regions(struct pci_dev *pdev, int bars,
3372                                  const char *res_name)
3373 {
3374         return __pci_request_selected_regions(pdev, bars, res_name, 0);
3375 }
3376 EXPORT_SYMBOL(pci_request_selected_regions);
3377
3378 int pci_request_selected_regions_exclusive(struct pci_dev *pdev, int bars,
3379                                            const char *res_name)
3380 {
3381         return __pci_request_selected_regions(pdev, bars, res_name,
3382                         IORESOURCE_EXCLUSIVE);
3383 }
3384 EXPORT_SYMBOL(pci_request_selected_regions_exclusive);
3385
3386 /**
3387  *      pci_release_regions - Release reserved PCI I/O and memory resources
3388  *      @pdev: PCI device whose resources were previously reserved by pci_request_regions
3389  *
3390  *      Releases all PCI I/O and memory resources previously reserved by a
3391  *      successful call to pci_request_regions.  Call this function only
3392  *      after all use of the PCI regions has ceased.
3393  */
3394
3395 void pci_release_regions(struct pci_dev *pdev)
3396 {
3397         pci_release_selected_regions(pdev, (1 << 6) - 1);
3398 }
3399 EXPORT_SYMBOL(pci_release_regions);
3400
3401 /**
3402  *      pci_request_regions - Reserved PCI I/O and memory resources
3403  *      @pdev: PCI device whose resources are to be reserved
3404  *      @res_name: Name to be associated with resource.
3405  *
3406  *      Mark all PCI regions associated with PCI device @pdev as
3407  *      being reserved by owner @res_name.  Do not access any
3408  *      address inside the PCI regions unless this call returns
3409  *      successfully.
3410  *
3411  *      Returns 0 on success, or %EBUSY on error.  A warning
3412  *      message is also printed on failure.
3413  */
3414 int pci_request_regions(struct pci_dev *pdev, const char *res_name)
3415 {
3416         return pci_request_selected_regions(pdev, ((1 << 6) - 1), res_name);
3417 }
3418 EXPORT_SYMBOL(pci_request_regions);
3419
3420 /**
3421  *      pci_request_regions_exclusive - Reserved PCI I/O and memory resources
3422  *      @pdev: PCI device whose resources are to be reserved
3423  *      @res_name: Name to be associated with resource.
3424  *
3425  *      Mark all PCI regions associated with PCI device @pdev as
3426  *      being reserved by owner @res_name.  Do not access any
3427  *      address inside the PCI regions unless this call returns
3428  *      successfully.
3429  *
3430  *      pci_request_regions_exclusive() will mark the region so that
3431  *      /dev/mem and the sysfs MMIO access will not be allowed.
3432  *
3433  *      Returns 0 on success, or %EBUSY on error.  A warning
3434  *      message is also printed on failure.
3435  */
3436 int pci_request_regions_exclusive(struct pci_dev *pdev, const char *res_name)
3437 {
3438         return pci_request_selected_regions_exclusive(pdev,
3439                                         ((1 << 6) - 1), res_name);
3440 }
3441 EXPORT_SYMBOL(pci_request_regions_exclusive);
3442
3443 #ifdef PCI_IOBASE
3444 struct io_range {
3445         struct list_head list;
3446         phys_addr_t start;
3447         resource_size_t size;
3448 };
3449
3450 static LIST_HEAD(io_range_list);
3451 static DEFINE_SPINLOCK(io_range_lock);
3452 #endif
3453
3454 /*
3455  * Record the PCI IO range (expressed as CPU physical address + size).
3456  * Return a negative value if an error has occured, zero otherwise
3457  */
3458 int __weak pci_register_io_range(phys_addr_t addr, resource_size_t size)
3459 {
3460         int err = 0;
3461
3462 #ifdef PCI_IOBASE
3463         struct io_range *range;
3464         resource_size_t allocated_size = 0;
3465
3466         /* check if the range hasn't been previously recorded */
3467         spin_lock(&io_range_lock);
3468         list_for_each_entry(range, &io_range_list, list) {
3469                 if (addr >= range->start && addr + size <= range->start + size) {
3470                         /* range already registered, bail out */
3471                         goto end_register;
3472                 }
3473                 allocated_size += range->size;
3474         }
3475
3476         /* range not registed yet, check for available space */
3477         if (allocated_size + size - 1 > IO_SPACE_LIMIT) {
3478                 /* if it's too big check if 64K space can be reserved */
3479                 if (allocated_size + SZ_64K - 1 > IO_SPACE_LIMIT) {
3480                         err = -E2BIG;
3481                         goto end_register;
3482                 }
3483
3484                 size = SZ_64K;
3485                 pr_warn("Requested IO range too big, new size set to 64K\n");
3486         }
3487
3488         /* add the range to the list */
3489         range = kzalloc(sizeof(*range), GFP_ATOMIC);
3490         if (!range) {
3491                 err = -ENOMEM;
3492                 goto end_register;
3493         }
3494
3495         range->start = addr;
3496         range->size = size;
3497
3498         list_add_tail(&range->list, &io_range_list);
3499
3500 end_register:
3501         spin_unlock(&io_range_lock);
3502 #endif
3503
3504         return err;
3505 }
3506
3507 phys_addr_t pci_pio_to_address(unsigned long pio)
3508 {
3509         phys_addr_t address = (phys_addr_t)OF_BAD_ADDR;
3510
3511 #ifdef PCI_IOBASE
3512         struct io_range *range;
3513         resource_size_t allocated_size = 0;
3514
3515         if (pio > IO_SPACE_LIMIT)
3516                 return address;
3517
3518         spin_lock(&io_range_lock);
3519         list_for_each_entry(range, &io_range_list, list) {
3520                 if (pio >= allocated_size && pio < allocated_size + range->size) {
3521                         address = range->start + pio - allocated_size;
3522                         break;
3523                 }
3524                 allocated_size += range->size;
3525         }
3526         spin_unlock(&io_range_lock);
3527 #endif
3528
3529         return address;
3530 }
3531
3532 unsigned long __weak pci_address_to_pio(phys_addr_t address)
3533 {
3534 #ifdef PCI_IOBASE
3535         struct io_range *res;
3536         resource_size_t offset = 0;
3537         unsigned long addr = -1;
3538
3539         spin_lock(&io_range_lock);
3540         list_for_each_entry(res, &io_range_list, list) {
3541                 if (address >= res->start && address < res->start + res->size) {
3542                         addr = address - res->start + offset;
3543                         break;
3544                 }
3545                 offset += res->size;
3546         }
3547         spin_unlock(&io_range_lock);
3548
3549         return addr;
3550 #else
3551         if (address > IO_SPACE_LIMIT)
3552                 return (unsigned long)-1;
3553
3554         return (unsigned long) address;
3555 #endif
3556 }
3557
3558 /**
3559  *      pci_remap_iospace - Remap the memory mapped I/O space
3560  *      @res: Resource describing the I/O space
3561  *      @phys_addr: physical address of range to be mapped
3562  *
3563  *      Remap the memory mapped I/O space described by the @res
3564  *      and the CPU physical address @phys_addr into virtual address space.
3565  *      Only architectures that have memory mapped IO functions defined
3566  *      (and the PCI_IOBASE value defined) should call this function.
3567  */
3568 int pci_remap_iospace(const struct resource *res, phys_addr_t phys_addr)
3569 {
3570 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3571         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3572
3573         if (!(res->flags & IORESOURCE_IO))
3574                 return -EINVAL;
3575
3576         if (res->end > IO_SPACE_LIMIT)
3577                 return -EINVAL;
3578
3579         return ioremap_page_range(vaddr, vaddr + resource_size(res), phys_addr,
3580                                   pgprot_device(PAGE_KERNEL));
3581 #else
3582         /* this architecture does not have memory mapped I/O space,
3583            so this function should never be called */
3584         WARN_ONCE(1, "This architecture does not support memory mapped I/O\n");
3585         return -ENODEV;
3586 #endif
3587 }
3588 EXPORT_SYMBOL(pci_remap_iospace);
3589
3590 /**
3591  *      pci_unmap_iospace - Unmap the memory mapped I/O space
3592  *      @res: resource to be unmapped
3593  *
3594  *      Unmap the CPU virtual address @res from virtual address space.
3595  *      Only architectures that have memory mapped IO functions defined
3596  *      (and the PCI_IOBASE value defined) should call this function.
3597  */
3598 void pci_unmap_iospace(struct resource *res)
3599 {
3600 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3601         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3602
3603         unmap_kernel_range(vaddr, resource_size(res));
3604 #endif
3605 }
3606 EXPORT_SYMBOL(pci_unmap_iospace);
3607
3608 /**
3609  * devm_pci_remap_cfgspace - Managed pci_remap_cfgspace()
3610  * @dev: Generic device to remap IO address for
3611  * @offset: Resource address to map
3612  * @size: Size of map
3613  *
3614  * Managed pci_remap_cfgspace().  Map is automatically unmapped on driver
3615  * detach.
3616  */
3617 void __iomem *devm_pci_remap_cfgspace(struct device *dev,
3618                                       resource_size_t offset,
3619                                       resource_size_t size)
3620 {
3621         void __iomem **ptr, *addr;
3622
3623         ptr = devres_alloc(devm_ioremap_release, sizeof(*ptr), GFP_KERNEL);
3624         if (!ptr)
3625                 return NULL;
3626
3627         addr = pci_remap_cfgspace(offset, size);
3628         if (addr) {
3629                 *ptr = addr;
3630                 devres_add(dev, ptr);
3631         } else
3632                 devres_free(ptr);
3633
3634         return addr;
3635 }
3636 EXPORT_SYMBOL(devm_pci_remap_cfgspace);
3637
3638 /**
3639  * devm_pci_remap_cfg_resource - check, request region and ioremap cfg resource
3640  * @dev: generic device to handle the resource for
3641  * @res: configuration space resource to be handled
3642  *
3643  * Checks that a resource is a valid memory region, requests the memory
3644  * region and ioremaps with pci_remap_cfgspace() API that ensures the
3645  * proper PCI configuration space memory attributes are guaranteed.
3646  *
3647  * All operations are managed and will be undone on driver detach.
3648  *
3649  * Returns a pointer to the remapped memory or an ERR_PTR() encoded error code
3650  * on failure. Usage example::
3651  *
3652  *      res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3653  *      base = devm_pci_remap_cfg_resource(&pdev->dev, res);
3654  *      if (IS_ERR(base))
3655  *              return PTR_ERR(base);
3656  */
3657 void __iomem *devm_pci_remap_cfg_resource(struct device *dev,
3658                                           struct resource *res)
3659 {
3660         resource_size_t size;
3661         const char *name;
3662         void __iomem *dest_ptr;
3663
3664         BUG_ON(!dev);
3665
3666         if (!res || resource_type(res) != IORESOURCE_MEM) {
3667                 dev_err(dev, "invalid resource\n");
3668                 return IOMEM_ERR_PTR(-EINVAL);
3669         }
3670
3671         size = resource_size(res);
3672         name = res->name ?: dev_name(dev);
3673
3674         if (!devm_request_mem_region(dev, res->start, size, name)) {
3675                 dev_err(dev, "can't request region for resource %pR\n", res);
3676                 return IOMEM_ERR_PTR(-EBUSY);
3677         }
3678
3679         dest_ptr = devm_pci_remap_cfgspace(dev, res->start, size);
3680         if (!dest_ptr) {
3681                 dev_err(dev, "ioremap failed for resource %pR\n", res);
3682                 devm_release_mem_region(dev, res->start, size);
3683                 dest_ptr = IOMEM_ERR_PTR(-ENOMEM);
3684         }
3685
3686         return dest_ptr;
3687 }
3688 EXPORT_SYMBOL(devm_pci_remap_cfg_resource);
3689
3690 static void __pci_set_master(struct pci_dev *dev, bool enable)
3691 {
3692         u16 old_cmd, cmd;
3693
3694         pci_read_config_word(dev, PCI_COMMAND, &old_cmd);
3695         if (enable)
3696                 cmd = old_cmd | PCI_COMMAND_MASTER;
3697         else
3698                 cmd = old_cmd & ~PCI_COMMAND_MASTER;
3699         if (cmd != old_cmd) {
3700                 pci_dbg(dev, "%s bus mastering\n",
3701                         enable ? "enabling" : "disabling");
3702                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3703         }
3704         dev->is_busmaster = enable;
3705 }
3706
3707 /**
3708  * pcibios_setup - process "pci=" kernel boot arguments
3709  * @str: string used to pass in "pci=" kernel boot arguments
3710  *
3711  * Process kernel boot arguments.  This is the default implementation.
3712  * Architecture specific implementations can override this as necessary.
3713  */
3714 char * __weak __init pcibios_setup(char *str)
3715 {
3716         return str;
3717 }
3718
3719 /**
3720  * pcibios_set_master - enable PCI bus-mastering for device dev
3721  * @dev: the PCI device to enable
3722  *
3723  * Enables PCI bus-mastering for the device.  This is the default
3724  * implementation.  Architecture specific implementations can override
3725  * this if necessary.
3726  */
3727 void __weak pcibios_set_master(struct pci_dev *dev)
3728 {
3729         u8 lat;
3730
3731         /* The latency timer doesn't apply to PCIe (either Type 0 or Type 1) */
3732         if (pci_is_pcie(dev))
3733                 return;
3734
3735         pci_read_config_byte(dev, PCI_LATENCY_TIMER, &lat);
3736         if (lat < 16)
3737                 lat = (64 <= pcibios_max_latency) ? 64 : pcibios_max_latency;
3738         else if (lat > pcibios_max_latency)
3739                 lat = pcibios_max_latency;
3740         else
3741                 return;
3742
3743         pci_write_config_byte(dev, PCI_LATENCY_TIMER, lat);
3744 }
3745
3746 /**
3747  * pci_set_master - enables bus-mastering for device dev
3748  * @dev: the PCI device to enable
3749  *
3750  * Enables bus-mastering on the device and calls pcibios_set_master()
3751  * to do the needed arch specific settings.
3752  */
3753 void pci_set_master(struct pci_dev *dev)
3754 {
3755         __pci_set_master(dev, true);
3756         pcibios_set_master(dev);
3757 }
3758 EXPORT_SYMBOL(pci_set_master);
3759
3760 /**
3761  * pci_clear_master - disables bus-mastering for device dev
3762  * @dev: the PCI device to disable
3763  */
3764 void pci_clear_master(struct pci_dev *dev)
3765 {
3766         __pci_set_master(dev, false);
3767 }
3768 EXPORT_SYMBOL(pci_clear_master);
3769
3770 /**
3771  * pci_set_cacheline_size - ensure the CACHE_LINE_SIZE register is programmed
3772  * @dev: the PCI device for which MWI is to be enabled
3773  *
3774  * Helper function for pci_set_mwi.
3775  * Originally copied from drivers/net/acenic.c.
3776  * Copyright 1998-2001 by Jes Sorensen, <jes@trained-monkey.org>.
3777  *
3778  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
3779  */
3780 int pci_set_cacheline_size(struct pci_dev *dev)
3781 {
3782         u8 cacheline_size;
3783
3784         if (!pci_cache_line_size)
3785                 return -EINVAL;
3786
3787         /* Validate current setting: the PCI_CACHE_LINE_SIZE must be
3788            equal to or multiple of the right value. */
3789         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
3790         if (cacheline_size >= pci_cache_line_size &&
3791             (cacheline_size % pci_cache_line_size) == 0)
3792                 return 0;
3793
3794         /* Write the correct value. */
3795         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, pci_cache_line_size);
3796         /* Read it back. */
3797         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
3798         if (cacheline_size == pci_cache_line_size)
3799                 return 0;
3800
3801         pci_printk(KERN_DEBUG, dev, "cache line size of %d is not supported\n",
3802                    pci_cache_line_size << 2);
3803
3804         return -EINVAL;
3805 }
3806 EXPORT_SYMBOL_GPL(pci_set_cacheline_size);
3807
3808 /**
3809  * pci_set_mwi - enables memory-write-invalidate PCI transaction
3810  * @dev: the PCI device for which MWI is enabled
3811  *
3812  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
3813  *
3814  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
3815  */
3816 int pci_set_mwi(struct pci_dev *dev)
3817 {
3818 #ifdef PCI_DISABLE_MWI
3819         return 0;
3820 #else
3821         int rc;
3822         u16 cmd;
3823
3824         rc = pci_set_cacheline_size(dev);
3825         if (rc)
3826                 return rc;
3827
3828         pci_read_config_word(dev, PCI_COMMAND, &cmd);
3829         if (!(cmd & PCI_COMMAND_INVALIDATE)) {
3830                 pci_dbg(dev, "enabling Mem-Wr-Inval\n");
3831                 cmd |= PCI_COMMAND_INVALIDATE;
3832                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3833         }
3834         return 0;
3835 #endif
3836 }
3837 EXPORT_SYMBOL(pci_set_mwi);
3838
3839 /**
3840  * pcim_set_mwi - a device-managed pci_set_mwi()
3841  * @dev: the PCI device for which MWI is enabled
3842  *
3843  * Managed pci_set_mwi().
3844  *
3845  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
3846  */
3847 int pcim_set_mwi(struct pci_dev *dev)
3848 {
3849         struct pci_devres *dr;
3850
3851         dr = find_pci_dr(dev);
3852         if (!dr)
3853                 return -ENOMEM;
3854
3855         dr->mwi = 1;
3856         return pci_set_mwi(dev);
3857 }
3858 EXPORT_SYMBOL(pcim_set_mwi);
3859
3860 /**
3861  * pci_try_set_mwi - enables memory-write-invalidate PCI transaction
3862  * @dev: the PCI device for which MWI is enabled
3863  *
3864  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
3865  * Callers are not required to check the return value.
3866  *
3867  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
3868  */
3869 int pci_try_set_mwi(struct pci_dev *dev)
3870 {
3871 #ifdef PCI_DISABLE_MWI
3872         return 0;
3873 #else
3874         return pci_set_mwi(dev);
3875 #endif
3876 }
3877 EXPORT_SYMBOL(pci_try_set_mwi);
3878
3879 /**
3880  * pci_clear_mwi - disables Memory-Write-Invalidate for device dev
3881  * @dev: the PCI device to disable
3882  *
3883  * Disables PCI Memory-Write-Invalidate transaction on the device
3884  */
3885 void pci_clear_mwi(struct pci_dev *dev)
3886 {
3887 #ifndef PCI_DISABLE_MWI
3888         u16 cmd;
3889
3890         pci_read_config_word(dev, PCI_COMMAND, &cmd);
3891         if (cmd & PCI_COMMAND_INVALIDATE) {
3892                 cmd &= ~PCI_COMMAND_INVALIDATE;
3893                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3894         }
3895 #endif
3896 }
3897 EXPORT_SYMBOL(pci_clear_mwi);
3898
3899 /**
3900  * pci_intx - enables/disables PCI INTx for device dev
3901  * @pdev: the PCI device to operate on
3902  * @enable: boolean: whether to enable or disable PCI INTx
3903  *
3904  * Enables/disables PCI INTx for device dev
3905  */
3906 void pci_intx(struct pci_dev *pdev, int enable)
3907 {
3908         u16 pci_command, new;
3909
3910         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
3911
3912         if (enable)
3913                 new = pci_command & ~PCI_COMMAND_INTX_DISABLE;
3914         else
3915                 new = pci_command | PCI_COMMAND_INTX_DISABLE;
3916
3917         if (new != pci_command) {
3918                 struct pci_devres *dr;
3919
3920                 pci_write_config_word(pdev, PCI_COMMAND, new);
3921
3922                 dr = find_pci_dr(pdev);
3923                 if (dr && !dr->restore_intx) {
3924                         dr->restore_intx = 1;
3925                         dr->orig_intx = !enable;
3926                 }
3927         }
3928 }
3929 EXPORT_SYMBOL_GPL(pci_intx);
3930
3931 static bool pci_check_and_set_intx_mask(struct pci_dev *dev, bool mask)
3932 {
3933         struct pci_bus *bus = dev->bus;
3934         bool mask_updated = true;
3935         u32 cmd_status_dword;
3936         u16 origcmd, newcmd;
3937         unsigned long flags;
3938         bool irq_pending;
3939
3940         /*
3941          * We do a single dword read to retrieve both command and status.
3942          * Document assumptions that make this possible.
3943          */
3944         BUILD_BUG_ON(PCI_COMMAND % 4);
3945         BUILD_BUG_ON(PCI_COMMAND + 2 != PCI_STATUS);
3946
3947         raw_spin_lock_irqsave(&pci_lock, flags);
3948
3949         bus->ops->read(bus, dev->devfn, PCI_COMMAND, 4, &cmd_status_dword);
3950
3951         irq_pending = (cmd_status_dword >> 16) & PCI_STATUS_INTERRUPT;
3952
3953         /*
3954          * Check interrupt status register to see whether our device
3955          * triggered the interrupt (when masking) or the next IRQ is
3956          * already pending (when unmasking).
3957          */
3958         if (mask != irq_pending) {
3959                 mask_updated = false;
3960                 goto done;
3961         }
3962
3963         origcmd = cmd_status_dword;
3964         newcmd = origcmd & ~PCI_COMMAND_INTX_DISABLE;
3965         if (mask)
3966                 newcmd |= PCI_COMMAND_INTX_DISABLE;
3967         if (newcmd != origcmd)
3968                 bus->ops->write(bus, dev->devfn, PCI_COMMAND, 2, newcmd);
3969
3970 done:
3971         raw_spin_unlock_irqrestore(&pci_lock, flags);
3972
3973         return mask_updated;
3974 }
3975
3976 /**
3977  * pci_check_and_mask_intx - mask INTx on pending interrupt
3978  * @dev: the PCI device to operate on
3979  *
3980  * Check if the device dev has its INTx line asserted, mask it and
3981  * return true in that case. False is returned if no interrupt was
3982  * pending.
3983  */
3984 bool pci_check_and_mask_intx(struct pci_dev *dev)
3985 {
3986         return pci_check_and_set_intx_mask(dev, true);
3987 }
3988 EXPORT_SYMBOL_GPL(pci_check_and_mask_intx);
3989
3990 /**
3991  * pci_check_and_unmask_intx - unmask INTx if no interrupt is pending
3992  * @dev: the PCI device to operate on
3993  *
3994  * Check if the device dev has its INTx line asserted, unmask it if not
3995  * and return true. False is returned and the mask remains active if
3996  * there was still an interrupt pending.
3997  */
3998 bool pci_check_and_unmask_intx(struct pci_dev *dev)
3999 {
4000         return pci_check_and_set_intx_mask(dev, false);
4001 }
4002 EXPORT_SYMBOL_GPL(pci_check_and_unmask_intx);
4003
4004 /**
4005  * pci_wait_for_pending_transaction - waits for pending transaction
4006  * @dev: the PCI device to operate on
4007  *
4008  * Return 0 if transaction is pending 1 otherwise.
4009  */
4010 int pci_wait_for_pending_transaction(struct pci_dev *dev)
4011 {
4012         if (!pci_is_pcie(dev))
4013                 return 1;
4014
4015         return pci_wait_for_pending(dev, pci_pcie_cap(dev) + PCI_EXP_DEVSTA,
4016                                     PCI_EXP_DEVSTA_TRPND);
4017 }
4018 EXPORT_SYMBOL(pci_wait_for_pending_transaction);
4019
4020 static void pci_flr_wait(struct pci_dev *dev)
4021 {
4022         int delay = 1, timeout = 60000;
4023         u32 id;
4024
4025         /*
4026          * Per PCIe r3.1, sec 6.6.2, a device must complete an FLR within
4027          * 100ms, but may silently discard requests while the FLR is in
4028          * progress.  Wait 100ms before trying to access the device.
4029          */
4030         msleep(100);
4031
4032         /*
4033          * After 100ms, the device should not silently discard config
4034          * requests, but it may still indicate that it needs more time by
4035          * responding to them with CRS completions.  The Root Port will
4036          * generally synthesize ~0 data to complete the read (except when
4037          * CRS SV is enabled and the read was for the Vendor ID; in that
4038          * case it synthesizes 0x0001 data).
4039          *
4040          * Wait for the device to return a non-CRS completion.  Read the
4041          * Command register instead of Vendor ID so we don't have to
4042          * contend with the CRS SV value.
4043          */
4044         pci_read_config_dword(dev, PCI_COMMAND, &id);
4045         while (id == ~0) {
4046                 if (delay > timeout) {
4047                         pci_warn(dev, "not ready %dms after FLR; giving up\n",
4048                                  100 + delay - 1);
4049                         return;
4050                 }
4051
4052                 if (delay > 1000)
4053                         pci_info(dev, "not ready %dms after FLR; waiting\n",
4054                                  100 + delay - 1);
4055
4056                 msleep(delay);
4057                 delay *= 2;
4058                 pci_read_config_dword(dev, PCI_COMMAND, &id);
4059         }
4060
4061         if (delay > 1000)
4062                 pci_info(dev, "ready %dms after FLR\n", 100 + delay - 1);
4063 }
4064
4065 /**
4066  * pcie_has_flr - check if a device supports function level resets
4067  * @dev:        device to check
4068  *
4069  * Returns true if the device advertises support for PCIe function level
4070  * resets.
4071  */
4072 static bool pcie_has_flr(struct pci_dev *dev)
4073 {
4074         u32 cap;
4075
4076         if (dev->dev_flags & PCI_DEV_FLAGS_NO_FLR_RESET)
4077                 return false;
4078
4079         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
4080         return cap & PCI_EXP_DEVCAP_FLR;
4081 }
4082
4083 /**
4084  * pcie_flr - initiate a PCIe function level reset
4085  * @dev:        device to reset
4086  *
4087  * Initiate a function level reset on @dev.  The caller should ensure the
4088  * device supports FLR before calling this function, e.g. by using the
4089  * pcie_has_flr() helper.
4090  */
4091 void pcie_flr(struct pci_dev *dev)
4092 {
4093         if (!pci_wait_for_pending_transaction(dev))
4094                 pci_err(dev, "timed out waiting for pending transaction; performing function level reset anyway\n");
4095
4096         pcie_capability_set_word(dev, PCI_EXP_DEVCTL, PCI_EXP_DEVCTL_BCR_FLR);
4097         pci_flr_wait(dev);
4098 }
4099 EXPORT_SYMBOL_GPL(pcie_flr);
4100
4101 static int pci_af_flr(struct pci_dev *dev, int probe)
4102 {
4103         int pos;
4104         u8 cap;
4105
4106         pos = pci_find_capability(dev, PCI_CAP_ID_AF);
4107         if (!pos)
4108                 return -ENOTTY;
4109
4110         if (dev->dev_flags & PCI_DEV_FLAGS_NO_FLR_RESET)
4111                 return -ENOTTY;
4112
4113         pci_read_config_byte(dev, pos + PCI_AF_CAP, &cap);
4114         if (!(cap & PCI_AF_CAP_TP) || !(cap & PCI_AF_CAP_FLR))
4115                 return -ENOTTY;
4116
4117         if (probe)
4118                 return 0;
4119
4120         /*
4121          * Wait for Transaction Pending bit to clear.  A word-aligned test
4122          * is used, so we use the conrol offset rather than status and shift
4123          * the test bit to match.
4124          */
4125         if (!pci_wait_for_pending(dev, pos + PCI_AF_CTRL,
4126                                  PCI_AF_STATUS_TP << 8))
4127                 pci_err(dev, "timed out waiting for pending transaction; performing AF function level reset anyway\n");
4128
4129         pci_write_config_byte(dev, pos + PCI_AF_CTRL, PCI_AF_CTRL_FLR);
4130         pci_flr_wait(dev);
4131         return 0;
4132 }
4133
4134 /**
4135  * pci_pm_reset - Put device into PCI_D3 and back into PCI_D0.
4136  * @dev: Device to reset.
4137  * @probe: If set, only check if the device can be reset this way.
4138  *
4139  * If @dev supports native PCI PM and its PCI_PM_CTRL_NO_SOFT_RESET flag is
4140  * unset, it will be reinitialized internally when going from PCI_D3hot to
4141  * PCI_D0.  If that's the case and the device is not in a low-power state
4142  * already, force it into PCI_D3hot and back to PCI_D0, causing it to be reset.
4143  *
4144  * NOTE: This causes the caller to sleep for twice the device power transition
4145  * cooldown period, which for the D0->D3hot and D3hot->D0 transitions is 10 ms
4146  * by default (i.e. unless the @dev's d3_delay field has a different value).
4147  * Moreover, only devices in D0 can be reset by this function.
4148  */
4149 static int pci_pm_reset(struct pci_dev *dev, int probe)
4150 {
4151         u16 csr;
4152
4153         if (!dev->pm_cap || dev->dev_flags & PCI_DEV_FLAGS_NO_PM_RESET)
4154                 return -ENOTTY;
4155
4156         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &csr);
4157         if (csr & PCI_PM_CTRL_NO_SOFT_RESET)
4158                 return -ENOTTY;
4159
4160         if (probe)
4161                 return 0;
4162
4163         if (dev->current_state != PCI_D0)
4164                 return -EINVAL;
4165
4166         csr &= ~PCI_PM_CTRL_STATE_MASK;
4167         csr |= PCI_D3hot;
4168         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
4169         pci_dev_d3_sleep(dev);
4170
4171         csr &= ~PCI_PM_CTRL_STATE_MASK;
4172         csr |= PCI_D0;
4173         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
4174         pci_dev_d3_sleep(dev);
4175
4176         return 0;
4177 }
4178
4179 void pci_reset_secondary_bus(struct pci_dev *dev)
4180 {
4181         u16 ctrl;
4182
4183         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &ctrl);
4184         ctrl |= PCI_BRIDGE_CTL_BUS_RESET;
4185         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, ctrl);
4186         /*
4187          * PCI spec v3.0 7.6.4.2 requires minimum Trst of 1ms.  Double
4188          * this to 2ms to ensure that we meet the minimum requirement.
4189          */
4190         msleep(2);
4191
4192         ctrl &= ~PCI_BRIDGE_CTL_BUS_RESET;
4193         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, ctrl);
4194
4195         /*
4196          * Trhfa for conventional PCI is 2^25 clock cycles.
4197          * Assuming a minimum 33MHz clock this results in a 1s
4198          * delay before we can consider subordinate devices to
4199          * be re-initialized.  PCIe has some ways to shorten this,
4200          * but we don't make use of them yet.
4201          */
4202         ssleep(1);
4203 }
4204
4205 void __weak pcibios_reset_secondary_bus(struct pci_dev *dev)
4206 {
4207         pci_reset_secondary_bus(dev);
4208 }
4209
4210 /**
4211  * pci_reset_bridge_secondary_bus - Reset the secondary bus on a PCI bridge.
4212  * @dev: Bridge device
4213  *
4214  * Use the bridge control register to assert reset on the secondary bus.
4215  * Devices on the secondary bus are left in power-on state.
4216  */
4217 void pci_reset_bridge_secondary_bus(struct pci_dev *dev)
4218 {
4219         pcibios_reset_secondary_bus(dev);
4220 }
4221 EXPORT_SYMBOL_GPL(pci_reset_bridge_secondary_bus);
4222
4223 static int pci_parent_bus_reset(struct pci_dev *dev, int probe)
4224 {
4225         struct pci_dev *pdev;
4226
4227         if (pci_is_root_bus(dev->bus) || dev->subordinate ||
4228             !dev->bus->self || dev->dev_flags & PCI_DEV_FLAGS_NO_BUS_RESET)
4229                 return -ENOTTY;
4230
4231         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
4232                 if (pdev != dev)
4233                         return -ENOTTY;
4234
4235         if (probe)
4236                 return 0;
4237
4238         pci_reset_bridge_secondary_bus(dev->bus->self);
4239
4240         return 0;
4241 }
4242
4243 static int pci_reset_hotplug_slot(struct hotplug_slot *hotplug, int probe)
4244 {
4245         int rc = -ENOTTY;
4246
4247         if (!hotplug || !try_module_get(hotplug->ops->owner))
4248                 return rc;
4249
4250         if (hotplug->ops->reset_slot)
4251                 rc = hotplug->ops->reset_slot(hotplug, probe);
4252
4253         module_put(hotplug->ops->owner);
4254
4255         return rc;
4256 }
4257
4258 static int pci_dev_reset_slot_function(struct pci_dev *dev, int probe)
4259 {
4260         struct pci_dev *pdev;
4261
4262         if (dev->subordinate || !dev->slot ||
4263             dev->dev_flags & PCI_DEV_FLAGS_NO_BUS_RESET)
4264                 return -ENOTTY;
4265
4266         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
4267                 if (pdev != dev && pdev->slot == dev->slot)
4268                         return -ENOTTY;
4269
4270         return pci_reset_hotplug_slot(dev->slot->hotplug, probe);
4271 }
4272
4273 static void pci_dev_lock(struct pci_dev *dev)
4274 {
4275         pci_cfg_access_lock(dev);
4276         /* block PM suspend, driver probe, etc. */
4277         device_lock(&dev->dev);
4278 }
4279
4280 /* Return 1 on successful lock, 0 on contention */
4281 static int pci_dev_trylock(struct pci_dev *dev)
4282 {
4283         if (pci_cfg_access_trylock(dev)) {
4284                 if (device_trylock(&dev->dev))
4285                         return 1;
4286                 pci_cfg_access_unlock(dev);
4287         }
4288
4289         return 0;
4290 }
4291
4292 static void pci_dev_unlock(struct pci_dev *dev)
4293 {
4294         device_unlock(&dev->dev);
4295         pci_cfg_access_unlock(dev);
4296 }
4297
4298 static void pci_dev_save_and_disable(struct pci_dev *dev)
4299 {
4300         const struct pci_error_handlers *err_handler =
4301                         dev->driver ? dev->driver->err_handler : NULL;
4302
4303         /*
4304          * dev->driver->err_handler->reset_prepare() is protected against
4305          * races with ->remove() by the device lock, which must be held by
4306          * the caller.
4307          */
4308         if (err_handler && err_handler->reset_prepare)
4309                 err_handler->reset_prepare(dev);
4310
4311         /*
4312          * Wake-up device prior to save.  PM registers default to D0 after
4313          * reset and a simple register restore doesn't reliably return
4314          * to a non-D0 state anyway.
4315          */
4316         pci_set_power_state(dev, PCI_D0);
4317
4318         pci_save_state(dev);
4319         /*
4320          * Disable the device by clearing the Command register, except for
4321          * INTx-disable which is set.  This not only disables MMIO and I/O port
4322          * BARs, but also prevents the device from being Bus Master, preventing
4323          * DMA from the device including MSI/MSI-X interrupts.  For PCI 2.3
4324          * compliant devices, INTx-disable prevents legacy interrupts.
4325          */
4326         pci_write_config_word(dev, PCI_COMMAND, PCI_COMMAND_INTX_DISABLE);
4327 }
4328
4329 static void pci_dev_restore(struct pci_dev *dev)
4330 {
4331         const struct pci_error_handlers *err_handler =
4332                         dev->driver ? dev->driver->err_handler : NULL;
4333
4334         pci_restore_state(dev);
4335
4336         /*
4337          * dev->driver->err_handler->reset_done() is protected against
4338          * races with ->remove() by the device lock, which must be held by
4339          * the caller.
4340          */
4341         if (err_handler && err_handler->reset_done)
4342                 err_handler->reset_done(dev);
4343 }
4344
4345 /**
4346  * __pci_reset_function_locked - reset a PCI device function while holding
4347  * the @dev mutex lock.
4348  * @dev: PCI device to reset
4349  *
4350  * Some devices allow an individual function to be reset without affecting
4351  * other functions in the same device.  The PCI device must be responsive
4352  * to PCI config space in order to use this function.
4353  *
4354  * The device function is presumed to be unused and the caller is holding
4355  * the device mutex lock when this function is called.
4356  * Resetting the device will make the contents of PCI configuration space
4357  * random, so any caller of this must be prepared to reinitialise the