Linux 4.16-rc1
[muen/linux.git] / drivers / pci / pcie / aspm.c
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  * File:        drivers/pci/pcie/aspm.c
4  * Enabling PCIe link L0s/L1 state and Clock Power Management
5  *
6  * Copyright (C) 2007 Intel
7  * Copyright (C) Zhang Yanmin (yanmin.zhang@intel.com)
8  * Copyright (C) Shaohua Li (shaohua.li@intel.com)
9  */
10
11 #include <linux/kernel.h>
12 #include <linux/module.h>
13 #include <linux/moduleparam.h>
14 #include <linux/pci.h>
15 #include <linux/pci_regs.h>
16 #include <linux/errno.h>
17 #include <linux/pm.h>
18 #include <linux/init.h>
19 #include <linux/slab.h>
20 #include <linux/jiffies.h>
21 #include <linux/delay.h>
22 #include <linux/pci-aspm.h>
23 #include "../pci.h"
24
25 #ifdef MODULE_PARAM_PREFIX
26 #undef MODULE_PARAM_PREFIX
27 #endif
28 #define MODULE_PARAM_PREFIX "pcie_aspm."
29
30 /* Note: those are not register definitions */
31 #define ASPM_STATE_L0S_UP       (1)     /* Upstream direction L0s state */
32 #define ASPM_STATE_L0S_DW       (2)     /* Downstream direction L0s state */
33 #define ASPM_STATE_L1           (4)     /* L1 state */
34 #define ASPM_STATE_L1_1         (8)     /* ASPM L1.1 state */
35 #define ASPM_STATE_L1_2         (0x10)  /* ASPM L1.2 state */
36 #define ASPM_STATE_L1_1_PCIPM   (0x20)  /* PCI PM L1.1 state */
37 #define ASPM_STATE_L1_2_PCIPM   (0x40)  /* PCI PM L1.2 state */
38 #define ASPM_STATE_L1_SS_PCIPM  (ASPM_STATE_L1_1_PCIPM | ASPM_STATE_L1_2_PCIPM)
39 #define ASPM_STATE_L1_2_MASK    (ASPM_STATE_L1_2 | ASPM_STATE_L1_2_PCIPM)
40 #define ASPM_STATE_L1SS         (ASPM_STATE_L1_1 | ASPM_STATE_L1_1_PCIPM |\
41                                  ASPM_STATE_L1_2_MASK)
42 #define ASPM_STATE_L0S          (ASPM_STATE_L0S_UP | ASPM_STATE_L0S_DW)
43 #define ASPM_STATE_ALL          (ASPM_STATE_L0S | ASPM_STATE_L1 |       \
44                                  ASPM_STATE_L1SS)
45
46 struct aspm_latency {
47         u32 l0s;                        /* L0s latency (nsec) */
48         u32 l1;                         /* L1 latency (nsec) */
49 };
50
51 struct pcie_link_state {
52         struct pci_dev *pdev;           /* Upstream component of the Link */
53         struct pci_dev *downstream;     /* Downstream component, function 0 */
54         struct pcie_link_state *root;   /* pointer to the root port link */
55         struct pcie_link_state *parent; /* pointer to the parent Link state */
56         struct list_head sibling;       /* node in link_list */
57         struct list_head children;      /* list of child link states */
58         struct list_head link;          /* node in parent's children list */
59
60         /* ASPM state */
61         u32 aspm_support:7;             /* Supported ASPM state */
62         u32 aspm_enabled:7;             /* Enabled ASPM state */
63         u32 aspm_capable:7;             /* Capable ASPM state with latency */
64         u32 aspm_default:7;             /* Default ASPM state by BIOS */
65         u32 aspm_disable:7;             /* Disabled ASPM state */
66
67         /* Clock PM state */
68         u32 clkpm_capable:1;            /* Clock PM capable? */
69         u32 clkpm_enabled:1;            /* Current Clock PM state */
70         u32 clkpm_default:1;            /* Default Clock PM state by BIOS */
71
72         /* Exit latencies */
73         struct aspm_latency latency_up; /* Upstream direction exit latency */
74         struct aspm_latency latency_dw; /* Downstream direction exit latency */
75         /*
76          * Endpoint acceptable latencies. A pcie downstream port only
77          * has one slot under it, so at most there are 8 functions.
78          */
79         struct aspm_latency acceptable[8];
80
81         /* L1 PM Substate info */
82         struct {
83                 u32 up_cap_ptr;         /* L1SS cap ptr in upstream dev */
84                 u32 dw_cap_ptr;         /* L1SS cap ptr in downstream dev */
85                 u32 ctl1;               /* value to be programmed in ctl1 */
86                 u32 ctl2;               /* value to be programmed in ctl2 */
87         } l1ss;
88 };
89
90 static int aspm_disabled, aspm_force;
91 static bool aspm_support_enabled = true;
92 static DEFINE_MUTEX(aspm_lock);
93 static LIST_HEAD(link_list);
94
95 #define POLICY_DEFAULT 0        /* BIOS default setting */
96 #define POLICY_PERFORMANCE 1    /* high performance */
97 #define POLICY_POWERSAVE 2      /* high power saving */
98 #define POLICY_POWER_SUPERSAVE 3 /* possibly even more power saving */
99
100 #ifdef CONFIG_PCIEASPM_PERFORMANCE
101 static int aspm_policy = POLICY_PERFORMANCE;
102 #elif defined CONFIG_PCIEASPM_POWERSAVE
103 static int aspm_policy = POLICY_POWERSAVE;
104 #elif defined CONFIG_PCIEASPM_POWER_SUPERSAVE
105 static int aspm_policy = POLICY_POWER_SUPERSAVE;
106 #else
107 static int aspm_policy;
108 #endif
109
110 static const char *policy_str[] = {
111         [POLICY_DEFAULT] = "default",
112         [POLICY_PERFORMANCE] = "performance",
113         [POLICY_POWERSAVE] = "powersave",
114         [POLICY_POWER_SUPERSAVE] = "powersupersave"
115 };
116
117 #define LINK_RETRAIN_TIMEOUT HZ
118
119 static int policy_to_aspm_state(struct pcie_link_state *link)
120 {
121         switch (aspm_policy) {
122         case POLICY_PERFORMANCE:
123                 /* Disable ASPM and Clock PM */
124                 return 0;
125         case POLICY_POWERSAVE:
126                 /* Enable ASPM L0s/L1 */
127                 return (ASPM_STATE_L0S | ASPM_STATE_L1);
128         case POLICY_POWER_SUPERSAVE:
129                 /* Enable Everything */
130                 return ASPM_STATE_ALL;
131         case POLICY_DEFAULT:
132                 return link->aspm_default;
133         }
134         return 0;
135 }
136
137 static int policy_to_clkpm_state(struct pcie_link_state *link)
138 {
139         switch (aspm_policy) {
140         case POLICY_PERFORMANCE:
141                 /* Disable ASPM and Clock PM */
142                 return 0;
143         case POLICY_POWERSAVE:
144         case POLICY_POWER_SUPERSAVE:
145                 /* Enable Clock PM */
146                 return 1;
147         case POLICY_DEFAULT:
148                 return link->clkpm_default;
149         }
150         return 0;
151 }
152
153 static void pcie_set_clkpm_nocheck(struct pcie_link_state *link, int enable)
154 {
155         struct pci_dev *child;
156         struct pci_bus *linkbus = link->pdev->subordinate;
157         u32 val = enable ? PCI_EXP_LNKCTL_CLKREQ_EN : 0;
158
159         list_for_each_entry(child, &linkbus->devices, bus_list)
160                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
161                                                    PCI_EXP_LNKCTL_CLKREQ_EN,
162                                                    val);
163         link->clkpm_enabled = !!enable;
164 }
165
166 static void pcie_set_clkpm(struct pcie_link_state *link, int enable)
167 {
168         /* Don't enable Clock PM if the link is not Clock PM capable */
169         if (!link->clkpm_capable)
170                 enable = 0;
171         /* Need nothing if the specified equals to current state */
172         if (link->clkpm_enabled == enable)
173                 return;
174         pcie_set_clkpm_nocheck(link, enable);
175 }
176
177 static void pcie_clkpm_cap_init(struct pcie_link_state *link, int blacklist)
178 {
179         int capable = 1, enabled = 1;
180         u32 reg32;
181         u16 reg16;
182         struct pci_dev *child;
183         struct pci_bus *linkbus = link->pdev->subordinate;
184
185         /* All functions should have the same cap and state, take the worst */
186         list_for_each_entry(child, &linkbus->devices, bus_list) {
187                 pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &reg32);
188                 if (!(reg32 & PCI_EXP_LNKCAP_CLKPM)) {
189                         capable = 0;
190                         enabled = 0;
191                         break;
192                 }
193                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
194                 if (!(reg16 & PCI_EXP_LNKCTL_CLKREQ_EN))
195                         enabled = 0;
196         }
197         link->clkpm_enabled = enabled;
198         link->clkpm_default = enabled;
199         link->clkpm_capable = (blacklist) ? 0 : capable;
200 }
201
202 /*
203  * pcie_aspm_configure_common_clock: check if the 2 ends of a link
204  *   could use common clock. If they are, configure them to use the
205  *   common clock. That will reduce the ASPM state exit latency.
206  */
207 static void pcie_aspm_configure_common_clock(struct pcie_link_state *link)
208 {
209         int same_clock = 1;
210         u16 reg16, parent_reg, child_reg[8];
211         unsigned long start_jiffies;
212         struct pci_dev *child, *parent = link->pdev;
213         struct pci_bus *linkbus = parent->subordinate;
214         /*
215          * All functions of a slot should have the same Slot Clock
216          * Configuration, so just check one function
217          */
218         child = list_entry(linkbus->devices.next, struct pci_dev, bus_list);
219         BUG_ON(!pci_is_pcie(child));
220
221         /* Check downstream component if bit Slot Clock Configuration is 1 */
222         pcie_capability_read_word(child, PCI_EXP_LNKSTA, &reg16);
223         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
224                 same_clock = 0;
225
226         /* Check upstream component if bit Slot Clock Configuration is 1 */
227         pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
228         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
229                 same_clock = 0;
230
231         /* Configure downstream component, all functions */
232         list_for_each_entry(child, &linkbus->devices, bus_list) {
233                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
234                 child_reg[PCI_FUNC(child->devfn)] = reg16;
235                 if (same_clock)
236                         reg16 |= PCI_EXP_LNKCTL_CCC;
237                 else
238                         reg16 &= ~PCI_EXP_LNKCTL_CCC;
239                 pcie_capability_write_word(child, PCI_EXP_LNKCTL, reg16);
240         }
241
242         /* Configure upstream component */
243         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
244         parent_reg = reg16;
245         if (same_clock)
246                 reg16 |= PCI_EXP_LNKCTL_CCC;
247         else
248                 reg16 &= ~PCI_EXP_LNKCTL_CCC;
249         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
250
251         /* Retrain link */
252         reg16 |= PCI_EXP_LNKCTL_RL;
253         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
254
255         /* Wait for link training end. Break out after waiting for timeout */
256         start_jiffies = jiffies;
257         for (;;) {
258                 pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
259                 if (!(reg16 & PCI_EXP_LNKSTA_LT))
260                         break;
261                 if (time_after(jiffies, start_jiffies + LINK_RETRAIN_TIMEOUT))
262                         break;
263                 msleep(1);
264         }
265         if (!(reg16 & PCI_EXP_LNKSTA_LT))
266                 return;
267
268         /* Training failed. Restore common clock configurations */
269         pci_err(parent, "ASPM: Could not configure common clock\n");
270         list_for_each_entry(child, &linkbus->devices, bus_list)
271                 pcie_capability_write_word(child, PCI_EXP_LNKCTL,
272                                            child_reg[PCI_FUNC(child->devfn)]);
273         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, parent_reg);
274 }
275
276 /* Convert L0s latency encoding to ns */
277 static u32 calc_l0s_latency(u32 encoding)
278 {
279         if (encoding == 0x7)
280                 return (5 * 1000);      /* > 4us */
281         return (64 << encoding);
282 }
283
284 /* Convert L0s acceptable latency encoding to ns */
285 static u32 calc_l0s_acceptable(u32 encoding)
286 {
287         if (encoding == 0x7)
288                 return -1U;
289         return (64 << encoding);
290 }
291
292 /* Convert L1 latency encoding to ns */
293 static u32 calc_l1_latency(u32 encoding)
294 {
295         if (encoding == 0x7)
296                 return (65 * 1000);     /* > 64us */
297         return (1000 << encoding);
298 }
299
300 /* Convert L1 acceptable latency encoding to ns */
301 static u32 calc_l1_acceptable(u32 encoding)
302 {
303         if (encoding == 0x7)
304                 return -1U;
305         return (1000 << encoding);
306 }
307
308 /* Convert L1SS T_pwr encoding to usec */
309 static u32 calc_l1ss_pwron(struct pci_dev *pdev, u32 scale, u32 val)
310 {
311         switch (scale) {
312         case 0:
313                 return val * 2;
314         case 1:
315                 return val * 10;
316         case 2:
317                 return val * 100;
318         }
319         pci_err(pdev, "%s: Invalid T_PwrOn scale: %u\n", __func__, scale);
320         return 0;
321 }
322
323 static void encode_l12_threshold(u32 threshold_us, u32 *scale, u32 *value)
324 {
325         u64 threshold_ns = threshold_us * 1000;
326
327         /* See PCIe r3.1, sec 7.33.3 and sec 6.18 */
328         if (threshold_ns < 32) {
329                 *scale = 0;
330                 *value = threshold_ns;
331         } else if (threshold_ns < 1024) {
332                 *scale = 1;
333                 *value = threshold_ns >> 5;
334         } else if (threshold_ns < 32768) {
335                 *scale = 2;
336                 *value = threshold_ns >> 10;
337         } else if (threshold_ns < 1048576) {
338                 *scale = 3;
339                 *value = threshold_ns >> 15;
340         } else if (threshold_ns < 33554432) {
341                 *scale = 4;
342                 *value = threshold_ns >> 20;
343         } else {
344                 *scale = 5;
345                 *value = threshold_ns >> 25;
346         }
347 }
348
349 struct aspm_register_info {
350         u32 support:2;
351         u32 enabled:2;
352         u32 latency_encoding_l0s;
353         u32 latency_encoding_l1;
354
355         /* L1 substates */
356         u32 l1ss_cap_ptr;
357         u32 l1ss_cap;
358         u32 l1ss_ctl1;
359         u32 l1ss_ctl2;
360 };
361
362 static void pcie_get_aspm_reg(struct pci_dev *pdev,
363                               struct aspm_register_info *info)
364 {
365         u16 reg16;
366         u32 reg32;
367
368         pcie_capability_read_dword(pdev, PCI_EXP_LNKCAP, &reg32);
369         info->support = (reg32 & PCI_EXP_LNKCAP_ASPMS) >> 10;
370         info->latency_encoding_l0s = (reg32 & PCI_EXP_LNKCAP_L0SEL) >> 12;
371         info->latency_encoding_l1  = (reg32 & PCI_EXP_LNKCAP_L1EL) >> 15;
372         pcie_capability_read_word(pdev, PCI_EXP_LNKCTL, &reg16);
373         info->enabled = reg16 & PCI_EXP_LNKCTL_ASPMC;
374
375         /* Read L1 PM substate capabilities */
376         info->l1ss_cap = info->l1ss_ctl1 = info->l1ss_ctl2 = 0;
377         info->l1ss_cap_ptr = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_L1SS);
378         if (!info->l1ss_cap_ptr)
379                 return;
380         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CAP,
381                               &info->l1ss_cap);
382         if (!(info->l1ss_cap & PCI_L1SS_CAP_L1_PM_SS)) {
383                 info->l1ss_cap = 0;
384                 return;
385         }
386         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CTL1,
387                               &info->l1ss_ctl1);
388         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CTL2,
389                               &info->l1ss_ctl2);
390 }
391
392 static void pcie_aspm_check_latency(struct pci_dev *endpoint)
393 {
394         u32 latency, l1_switch_latency = 0;
395         struct aspm_latency *acceptable;
396         struct pcie_link_state *link;
397
398         /* Device not in D0 doesn't need latency check */
399         if ((endpoint->current_state != PCI_D0) &&
400             (endpoint->current_state != PCI_UNKNOWN))
401                 return;
402
403         link = endpoint->bus->self->link_state;
404         acceptable = &link->acceptable[PCI_FUNC(endpoint->devfn)];
405
406         while (link) {
407                 /* Check upstream direction L0s latency */
408                 if ((link->aspm_capable & ASPM_STATE_L0S_UP) &&
409                     (link->latency_up.l0s > acceptable->l0s))
410                         link->aspm_capable &= ~ASPM_STATE_L0S_UP;
411
412                 /* Check downstream direction L0s latency */
413                 if ((link->aspm_capable & ASPM_STATE_L0S_DW) &&
414                     (link->latency_dw.l0s > acceptable->l0s))
415                         link->aspm_capable &= ~ASPM_STATE_L0S_DW;
416                 /*
417                  * Check L1 latency.
418                  * Every switch on the path to root complex need 1
419                  * more microsecond for L1. Spec doesn't mention L0s.
420                  *
421                  * The exit latencies for L1 substates are not advertised
422                  * by a device.  Since the spec also doesn't mention a way
423                  * to determine max latencies introduced by enabling L1
424                  * substates on the components, it is not clear how to do
425                  * a L1 substate exit latency check.  We assume that the
426                  * L1 exit latencies advertised by a device include L1
427                  * substate latencies (and hence do not do any check).
428                  */
429                 latency = max_t(u32, link->latency_up.l1, link->latency_dw.l1);
430                 if ((link->aspm_capable & ASPM_STATE_L1) &&
431                     (latency + l1_switch_latency > acceptable->l1))
432                         link->aspm_capable &= ~ASPM_STATE_L1;
433                 l1_switch_latency += 1000;
434
435                 link = link->parent;
436         }
437 }
438
439 /*
440  * The L1 PM substate capability is only implemented in function 0 in a
441  * multi function device.
442  */
443 static struct pci_dev *pci_function_0(struct pci_bus *linkbus)
444 {
445         struct pci_dev *child;
446
447         list_for_each_entry(child, &linkbus->devices, bus_list)
448                 if (PCI_FUNC(child->devfn) == 0)
449                         return child;
450         return NULL;
451 }
452
453 /* Calculate L1.2 PM substate timing parameters */
454 static void aspm_calc_l1ss_info(struct pcie_link_state *link,
455                                 struct aspm_register_info *upreg,
456                                 struct aspm_register_info *dwreg)
457 {
458         u32 val1, val2, scale1, scale2;
459         u32 t_common_mode, t_power_on, l1_2_threshold, scale, value;
460
461         link->l1ss.up_cap_ptr = upreg->l1ss_cap_ptr;
462         link->l1ss.dw_cap_ptr = dwreg->l1ss_cap_ptr;
463         link->l1ss.ctl1 = link->l1ss.ctl2 = 0;
464
465         if (!(link->aspm_support & ASPM_STATE_L1_2_MASK))
466                 return;
467
468         /* Choose the greater of the two Port Common_Mode_Restore_Times */
469         val1 = (upreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
470         val2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
471         t_common_mode = max(val1, val2);
472
473         /* Choose the greater of the two Port T_POWER_ON times */
474         val1   = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
475         scale1 = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
476         val2   = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
477         scale2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
478
479         if (calc_l1ss_pwron(link->pdev, scale1, val1) >
480             calc_l1ss_pwron(link->downstream, scale2, val2)) {
481                 link->l1ss.ctl2 |= scale1 | (val1 << 3);
482                 t_power_on = calc_l1ss_pwron(link->pdev, scale1, val1);
483         } else {
484                 link->l1ss.ctl2 |= scale2 | (val2 << 3);
485                 t_power_on = calc_l1ss_pwron(link->downstream, scale2, val2);
486         }
487
488         /*
489          * Set LTR_L1.2_THRESHOLD to the time required to transition the
490          * Link from L0 to L1.2 and back to L0 so we enter L1.2 only if
491          * downstream devices report (via LTR) that they can tolerate at
492          * least that much latency.
493          *
494          * Based on PCIe r3.1, sec 5.5.3.3.1, Figures 5-16 and 5-17, and
495          * Table 5-11.  T(POWER_OFF) is at most 2us and T(L1.2) is at
496          * least 4us.
497          */
498         l1_2_threshold = 2 + 4 + t_common_mode + t_power_on;
499         encode_l12_threshold(l1_2_threshold, &scale, &value);
500         link->l1ss.ctl1 |= t_common_mode << 8 | scale << 29 | value << 16;
501 }
502
503 static void pcie_aspm_cap_init(struct pcie_link_state *link, int blacklist)
504 {
505         struct pci_dev *child = link->downstream, *parent = link->pdev;
506         struct pci_bus *linkbus = parent->subordinate;
507         struct aspm_register_info upreg, dwreg;
508
509         if (blacklist) {
510                 /* Set enabled/disable so that we will disable ASPM later */
511                 link->aspm_enabled = ASPM_STATE_ALL;
512                 link->aspm_disable = ASPM_STATE_ALL;
513                 return;
514         }
515
516         /* Get upstream/downstream components' register state */
517         pcie_get_aspm_reg(parent, &upreg);
518         pcie_get_aspm_reg(child, &dwreg);
519
520         /*
521          * If ASPM not supported, don't mess with the clocks and link,
522          * bail out now.
523          */
524         if (!(upreg.support & dwreg.support))
525                 return;
526
527         /* Configure common clock before checking latencies */
528         pcie_aspm_configure_common_clock(link);
529
530         /*
531          * Re-read upstream/downstream components' register state
532          * after clock configuration
533          */
534         pcie_get_aspm_reg(parent, &upreg);
535         pcie_get_aspm_reg(child, &dwreg);
536
537         /*
538          * Setup L0s state
539          *
540          * Note that we must not enable L0s in either direction on a
541          * given link unless components on both sides of the link each
542          * support L0s.
543          */
544         if (dwreg.support & upreg.support & PCIE_LINK_STATE_L0S)
545                 link->aspm_support |= ASPM_STATE_L0S;
546         if (dwreg.enabled & PCIE_LINK_STATE_L0S)
547                 link->aspm_enabled |= ASPM_STATE_L0S_UP;
548         if (upreg.enabled & PCIE_LINK_STATE_L0S)
549                 link->aspm_enabled |= ASPM_STATE_L0S_DW;
550         link->latency_up.l0s = calc_l0s_latency(upreg.latency_encoding_l0s);
551         link->latency_dw.l0s = calc_l0s_latency(dwreg.latency_encoding_l0s);
552
553         /* Setup L1 state */
554         if (upreg.support & dwreg.support & PCIE_LINK_STATE_L1)
555                 link->aspm_support |= ASPM_STATE_L1;
556         if (upreg.enabled & dwreg.enabled & PCIE_LINK_STATE_L1)
557                 link->aspm_enabled |= ASPM_STATE_L1;
558         link->latency_up.l1 = calc_l1_latency(upreg.latency_encoding_l1);
559         link->latency_dw.l1 = calc_l1_latency(dwreg.latency_encoding_l1);
560
561         /* Setup L1 substate */
562         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_1)
563                 link->aspm_support |= ASPM_STATE_L1_1;
564         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_2)
565                 link->aspm_support |= ASPM_STATE_L1_2;
566         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_1)
567                 link->aspm_support |= ASPM_STATE_L1_1_PCIPM;
568         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_2)
569                 link->aspm_support |= ASPM_STATE_L1_2_PCIPM;
570
571         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_1)
572                 link->aspm_enabled |= ASPM_STATE_L1_1;
573         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_2)
574                 link->aspm_enabled |= ASPM_STATE_L1_2;
575         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_1)
576                 link->aspm_enabled |= ASPM_STATE_L1_1_PCIPM;
577         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_2)
578                 link->aspm_enabled |= ASPM_STATE_L1_2_PCIPM;
579
580         if (link->aspm_support & ASPM_STATE_L1SS)
581                 aspm_calc_l1ss_info(link, &upreg, &dwreg);
582
583         /* Save default state */
584         link->aspm_default = link->aspm_enabled;
585
586         /* Setup initial capable state. Will be updated later */
587         link->aspm_capable = link->aspm_support;
588         /*
589          * If the downstream component has pci bridge function, don't
590          * do ASPM for now.
591          */
592         list_for_each_entry(child, &linkbus->devices, bus_list) {
593                 if (pci_pcie_type(child) == PCI_EXP_TYPE_PCI_BRIDGE) {
594                         link->aspm_disable = ASPM_STATE_ALL;
595                         break;
596                 }
597         }
598
599         /* Get and check endpoint acceptable latencies */
600         list_for_each_entry(child, &linkbus->devices, bus_list) {
601                 u32 reg32, encoding;
602                 struct aspm_latency *acceptable =
603                         &link->acceptable[PCI_FUNC(child->devfn)];
604
605                 if (pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT &&
606                     pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END)
607                         continue;
608
609                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
610                 /* Calculate endpoint L0s acceptable latency */
611                 encoding = (reg32 & PCI_EXP_DEVCAP_L0S) >> 6;
612                 acceptable->l0s = calc_l0s_acceptable(encoding);
613                 /* Calculate endpoint L1 acceptable latency */
614                 encoding = (reg32 & PCI_EXP_DEVCAP_L1) >> 9;
615                 acceptable->l1 = calc_l1_acceptable(encoding);
616
617                 pcie_aspm_check_latency(child);
618         }
619 }
620
621 static void pci_clear_and_set_dword(struct pci_dev *pdev, int pos,
622                                     u32 clear, u32 set)
623 {
624         u32 val;
625
626         pci_read_config_dword(pdev, pos, &val);
627         val &= ~clear;
628         val |= set;
629         pci_write_config_dword(pdev, pos, val);
630 }
631
632 /* Configure the ASPM L1 substates */
633 static void pcie_config_aspm_l1ss(struct pcie_link_state *link, u32 state)
634 {
635         u32 val, enable_req;
636         struct pci_dev *child = link->downstream, *parent = link->pdev;
637         u32 up_cap_ptr = link->l1ss.up_cap_ptr;
638         u32 dw_cap_ptr = link->l1ss.dw_cap_ptr;
639
640         enable_req = (link->aspm_enabled ^ state) & state;
641
642         /*
643          * Here are the rules specified in the PCIe spec for enabling L1SS:
644          * - When enabling L1.x, enable bit at parent first, then at child
645          * - When disabling L1.x, disable bit at child first, then at parent
646          * - When enabling ASPM L1.x, need to disable L1
647          *   (at child followed by parent).
648          * - The ASPM/PCIPM L1.2 must be disabled while programming timing
649          *   parameters
650          *
651          * To keep it simple, disable all L1SS bits first, and later enable
652          * what is needed.
653          */
654
655         /* Disable all L1 substates */
656         pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
657                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
658         pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
659                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
660         /*
661          * If needed, disable L1, and it gets enabled later
662          * in pcie_config_aspm_link().
663          */
664         if (enable_req & (ASPM_STATE_L1_1 | ASPM_STATE_L1_2)) {
665                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
666                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
667                 pcie_capability_clear_and_set_word(parent, PCI_EXP_LNKCTL,
668                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
669         }
670
671         if (enable_req & ASPM_STATE_L1_2_MASK) {
672
673                 /* Program T_POWER_ON times in both ports */
674                 pci_write_config_dword(parent, up_cap_ptr + PCI_L1SS_CTL2,
675                                        link->l1ss.ctl2);
676                 pci_write_config_dword(child, dw_cap_ptr + PCI_L1SS_CTL2,
677                                        link->l1ss.ctl2);
678
679                 /* Program Common_Mode_Restore_Time in upstream device */
680                 pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
681                                         PCI_L1SS_CTL1_CM_RESTORE_TIME,
682                                         link->l1ss.ctl1);
683
684                 /* Program LTR_L1.2_THRESHOLD time in both ports */
685                 pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
686                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
687                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
688                                         link->l1ss.ctl1);
689                 pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
690                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
691                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
692                                         link->l1ss.ctl1);
693         }
694
695         val = 0;
696         if (state & ASPM_STATE_L1_1)
697                 val |= PCI_L1SS_CTL1_ASPM_L1_1;
698         if (state & ASPM_STATE_L1_2)
699                 val |= PCI_L1SS_CTL1_ASPM_L1_2;
700         if (state & ASPM_STATE_L1_1_PCIPM)
701                 val |= PCI_L1SS_CTL1_PCIPM_L1_1;
702         if (state & ASPM_STATE_L1_2_PCIPM)
703                 val |= PCI_L1SS_CTL1_PCIPM_L1_2;
704
705         /* Enable what we need to enable */
706         pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
707                                 PCI_L1SS_CAP_L1_PM_SS, val);
708         pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
709                                 PCI_L1SS_CAP_L1_PM_SS, val);
710 }
711
712 static void pcie_config_aspm_dev(struct pci_dev *pdev, u32 val)
713 {
714         pcie_capability_clear_and_set_word(pdev, PCI_EXP_LNKCTL,
715                                            PCI_EXP_LNKCTL_ASPMC, val);
716 }
717
718 static void pcie_config_aspm_link(struct pcie_link_state *link, u32 state)
719 {
720         u32 upstream = 0, dwstream = 0;
721         struct pci_dev *child = link->downstream, *parent = link->pdev;
722         struct pci_bus *linkbus = parent->subordinate;
723
724         /* Enable only the states that were not explicitly disabled */
725         state &= (link->aspm_capable & ~link->aspm_disable);
726
727         /* Can't enable any substates if L1 is not enabled */
728         if (!(state & ASPM_STATE_L1))
729                 state &= ~ASPM_STATE_L1SS;
730
731         /* Spec says both ports must be in D0 before enabling PCI PM substates*/
732         if (parent->current_state != PCI_D0 || child->current_state != PCI_D0) {
733                 state &= ~ASPM_STATE_L1_SS_PCIPM;
734                 state |= (link->aspm_enabled & ASPM_STATE_L1_SS_PCIPM);
735         }
736
737         /* Nothing to do if the link is already in the requested state */
738         if (link->aspm_enabled == state)
739                 return;
740         /* Convert ASPM state to upstream/downstream ASPM register state */
741         if (state & ASPM_STATE_L0S_UP)
742                 dwstream |= PCI_EXP_LNKCTL_ASPM_L0S;
743         if (state & ASPM_STATE_L0S_DW)
744                 upstream |= PCI_EXP_LNKCTL_ASPM_L0S;
745         if (state & ASPM_STATE_L1) {
746                 upstream |= PCI_EXP_LNKCTL_ASPM_L1;
747                 dwstream |= PCI_EXP_LNKCTL_ASPM_L1;
748         }
749
750         if (link->aspm_capable & ASPM_STATE_L1SS)
751                 pcie_config_aspm_l1ss(link, state);
752
753         /*
754          * Spec 2.0 suggests all functions should be configured the
755          * same setting for ASPM. Enabling ASPM L1 should be done in
756          * upstream component first and then downstream, and vice
757          * versa for disabling ASPM L1. Spec doesn't mention L0S.
758          */
759         if (state & ASPM_STATE_L1)
760                 pcie_config_aspm_dev(parent, upstream);
761         list_for_each_entry(child, &linkbus->devices, bus_list)
762                 pcie_config_aspm_dev(child, dwstream);
763         if (!(state & ASPM_STATE_L1))
764                 pcie_config_aspm_dev(parent, upstream);
765
766         link->aspm_enabled = state;
767 }
768
769 static void pcie_config_aspm_path(struct pcie_link_state *link)
770 {
771         while (link) {
772                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
773                 link = link->parent;
774         }
775 }
776
777 static void free_link_state(struct pcie_link_state *link)
778 {
779         link->pdev->link_state = NULL;
780         kfree(link);
781 }
782
783 static int pcie_aspm_sanity_check(struct pci_dev *pdev)
784 {
785         struct pci_dev *child;
786         u32 reg32;
787
788         /*
789          * Some functions in a slot might not all be PCIe functions,
790          * very strange. Disable ASPM for the whole slot
791          */
792         list_for_each_entry(child, &pdev->subordinate->devices, bus_list) {
793                 if (!pci_is_pcie(child))
794                         return -EINVAL;
795
796                 /*
797                  * If ASPM is disabled then we're not going to change
798                  * the BIOS state. It's safe to continue even if it's a
799                  * pre-1.1 device
800                  */
801
802                 if (aspm_disabled)
803                         continue;
804
805                 /*
806                  * Disable ASPM for pre-1.1 PCIe device, we follow MS to use
807                  * RBER bit to determine if a function is 1.1 version device
808                  */
809                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
810                 if (!(reg32 & PCI_EXP_DEVCAP_RBER) && !aspm_force) {
811                         pci_info(child, "disabling ASPM on pre-1.1 PCIe device.  You can enable it with 'pcie_aspm=force'\n");
812                         return -EINVAL;
813                 }
814         }
815         return 0;
816 }
817
818 static struct pcie_link_state *alloc_pcie_link_state(struct pci_dev *pdev)
819 {
820         struct pcie_link_state *link;
821
822         link = kzalloc(sizeof(*link), GFP_KERNEL);
823         if (!link)
824                 return NULL;
825
826         INIT_LIST_HEAD(&link->sibling);
827         INIT_LIST_HEAD(&link->children);
828         INIT_LIST_HEAD(&link->link);
829         link->pdev = pdev;
830         link->downstream = pci_function_0(pdev->subordinate);
831
832         /*
833          * Root Ports and PCI/PCI-X to PCIe Bridges are roots of PCIe
834          * hierarchies.  Note that some PCIe host implementations omit
835          * the root ports entirely, in which case a downstream port on
836          * a switch may become the root of the link state chain for all
837          * its subordinate endpoints.
838          */
839         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT ||
840             pci_pcie_type(pdev) == PCI_EXP_TYPE_PCIE_BRIDGE ||
841             !pdev->bus->parent->self) {
842                 link->root = link;
843         } else {
844                 struct pcie_link_state *parent;
845
846                 parent = pdev->bus->parent->self->link_state;
847                 if (!parent) {
848                         kfree(link);
849                         return NULL;
850                 }
851
852                 link->parent = parent;
853                 link->root = link->parent->root;
854                 list_add(&link->link, &parent->children);
855         }
856
857         list_add(&link->sibling, &link_list);
858         pdev->link_state = link;
859         return link;
860 }
861
862 /*
863  * pcie_aspm_init_link_state: Initiate PCI express link state.
864  * It is called after the pcie and its children devices are scanned.
865  * @pdev: the root port or switch downstream port
866  */
867 void pcie_aspm_init_link_state(struct pci_dev *pdev)
868 {
869         struct pcie_link_state *link;
870         int blacklist = !!pcie_aspm_sanity_check(pdev);
871
872         if (!aspm_support_enabled)
873                 return;
874
875         if (pdev->link_state)
876                 return;
877
878         /*
879          * We allocate pcie_link_state for the component on the upstream
880          * end of a Link, so there's nothing to do unless this device has a
881          * Link on its secondary side.
882          */
883         if (!pdev->has_secondary_link)
884                 return;
885
886         /* VIA has a strange chipset, root port is under a bridge */
887         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT &&
888             pdev->bus->self)
889                 return;
890
891         down_read(&pci_bus_sem);
892         if (list_empty(&pdev->subordinate->devices))
893                 goto out;
894
895         mutex_lock(&aspm_lock);
896         link = alloc_pcie_link_state(pdev);
897         if (!link)
898                 goto unlock;
899         /*
900          * Setup initial ASPM state. Note that we need to configure
901          * upstream links also because capable state of them can be
902          * update through pcie_aspm_cap_init().
903          */
904         pcie_aspm_cap_init(link, blacklist);
905
906         /* Setup initial Clock PM state */
907         pcie_clkpm_cap_init(link, blacklist);
908
909         /*
910          * At this stage drivers haven't had an opportunity to change the
911          * link policy setting. Enabling ASPM on broken hardware can cripple
912          * it even before the driver has had a chance to disable ASPM, so
913          * default to a safe level right now. If we're enabling ASPM beyond
914          * the BIOS's expectation, we'll do so once pci_enable_device() is
915          * called.
916          */
917         if (aspm_policy != POLICY_POWERSAVE &&
918             aspm_policy != POLICY_POWER_SUPERSAVE) {
919                 pcie_config_aspm_path(link);
920                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
921         }
922
923 unlock:
924         mutex_unlock(&aspm_lock);
925 out:
926         up_read(&pci_bus_sem);
927 }
928
929 /* Recheck latencies and update aspm_capable for links under the root */
930 static void pcie_update_aspm_capable(struct pcie_link_state *root)
931 {
932         struct pcie_link_state *link;
933         BUG_ON(root->parent);
934         list_for_each_entry(link, &link_list, sibling) {
935                 if (link->root != root)
936                         continue;
937                 link->aspm_capable = link->aspm_support;
938         }
939         list_for_each_entry(link, &link_list, sibling) {
940                 struct pci_dev *child;
941                 struct pci_bus *linkbus = link->pdev->subordinate;
942                 if (link->root != root)
943                         continue;
944                 list_for_each_entry(child, &linkbus->devices, bus_list) {
945                         if ((pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT) &&
946                             (pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END))
947                                 continue;
948                         pcie_aspm_check_latency(child);
949                 }
950         }
951 }
952
953 /* @pdev: the endpoint device */
954 void pcie_aspm_exit_link_state(struct pci_dev *pdev)
955 {
956         struct pci_dev *parent = pdev->bus->self;
957         struct pcie_link_state *link, *root, *parent_link;
958
959         if (!parent || !parent->link_state)
960                 return;
961
962         down_read(&pci_bus_sem);
963         mutex_lock(&aspm_lock);
964         /*
965          * All PCIe functions are in one slot, remove one function will remove
966          * the whole slot, so just wait until we are the last function left.
967          */
968         if (!list_is_last(&pdev->bus_list, &parent->subordinate->devices))
969                 goto out;
970
971         link = parent->link_state;
972         root = link->root;
973         parent_link = link->parent;
974
975         /* All functions are removed, so just disable ASPM for the link */
976         pcie_config_aspm_link(link, 0);
977         list_del(&link->sibling);
978         list_del(&link->link);
979         /* Clock PM is for endpoint device */
980         free_link_state(link);
981
982         /* Recheck latencies and configure upstream links */
983         if (parent_link) {
984                 pcie_update_aspm_capable(root);
985                 pcie_config_aspm_path(parent_link);
986         }
987 out:
988         mutex_unlock(&aspm_lock);
989         up_read(&pci_bus_sem);
990 }
991
992 /* @pdev: the root port or switch downstream port */
993 void pcie_aspm_pm_state_change(struct pci_dev *pdev)
994 {
995         struct pcie_link_state *link = pdev->link_state;
996
997         if (aspm_disabled || !link)
998                 return;
999         /*
1000          * Devices changed PM state, we should recheck if latency
1001          * meets all functions' requirement
1002          */
1003         down_read(&pci_bus_sem);
1004         mutex_lock(&aspm_lock);
1005         pcie_update_aspm_capable(link->root);
1006         pcie_config_aspm_path(link);
1007         mutex_unlock(&aspm_lock);
1008         up_read(&pci_bus_sem);
1009 }
1010
1011 void pcie_aspm_powersave_config_link(struct pci_dev *pdev)
1012 {
1013         struct pcie_link_state *link = pdev->link_state;
1014
1015         if (aspm_disabled || !link)
1016                 return;
1017
1018         if (aspm_policy != POLICY_POWERSAVE &&
1019             aspm_policy != POLICY_POWER_SUPERSAVE)
1020                 return;
1021
1022         down_read(&pci_bus_sem);
1023         mutex_lock(&aspm_lock);
1024         pcie_config_aspm_path(link);
1025         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1026         mutex_unlock(&aspm_lock);
1027         up_read(&pci_bus_sem);
1028 }
1029
1030 static void __pci_disable_link_state(struct pci_dev *pdev, int state, bool sem)
1031 {
1032         struct pci_dev *parent = pdev->bus->self;
1033         struct pcie_link_state *link;
1034
1035         if (!pci_is_pcie(pdev))
1036                 return;
1037
1038         if (pdev->has_secondary_link)
1039                 parent = pdev;
1040         if (!parent || !parent->link_state)
1041                 return;
1042
1043         /*
1044          * A driver requested that ASPM be disabled on this device, but
1045          * if we don't have permission to manage ASPM (e.g., on ACPI
1046          * systems we have to observe the FADT ACPI_FADT_NO_ASPM bit and
1047          * the _OSC method), we can't honor that request.  Windows has
1048          * a similar mechanism using "PciASPMOptOut", which is also
1049          * ignored in this situation.
1050          */
1051         if (aspm_disabled) {
1052                 pci_warn(pdev, "can't disable ASPM; OS doesn't have ASPM control\n");
1053                 return;
1054         }
1055
1056         if (sem)
1057                 down_read(&pci_bus_sem);
1058         mutex_lock(&aspm_lock);
1059         link = parent->link_state;
1060         if (state & PCIE_LINK_STATE_L0S)
1061                 link->aspm_disable |= ASPM_STATE_L0S;
1062         if (state & PCIE_LINK_STATE_L1)
1063                 link->aspm_disable |= ASPM_STATE_L1;
1064         pcie_config_aspm_link(link, policy_to_aspm_state(link));
1065
1066         if (state & PCIE_LINK_STATE_CLKPM) {
1067                 link->clkpm_capable = 0;
1068                 pcie_set_clkpm(link, 0);
1069         }
1070         mutex_unlock(&aspm_lock);
1071         if (sem)
1072                 up_read(&pci_bus_sem);
1073 }
1074
1075 void pci_disable_link_state_locked(struct pci_dev *pdev, int state)
1076 {
1077         __pci_disable_link_state(pdev, state, false);
1078 }
1079 EXPORT_SYMBOL(pci_disable_link_state_locked);
1080
1081 /**
1082  * pci_disable_link_state - Disable device's link state, so the link will
1083  * never enter specific states.  Note that if the BIOS didn't grant ASPM
1084  * control to the OS, this does nothing because we can't touch the LNKCTL
1085  * register.
1086  *
1087  * @pdev: PCI device
1088  * @state: ASPM link state to disable
1089  */
1090 void pci_disable_link_state(struct pci_dev *pdev, int state)
1091 {
1092         __pci_disable_link_state(pdev, state, true);
1093 }
1094 EXPORT_SYMBOL(pci_disable_link_state);
1095
1096 static int pcie_aspm_set_policy(const char *val,
1097                                 const struct kernel_param *kp)
1098 {
1099         int i;
1100         struct pcie_link_state *link;
1101
1102         if (aspm_disabled)
1103                 return -EPERM;
1104         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
1105                 if (!strncmp(val, policy_str[i], strlen(policy_str[i])))
1106                         break;
1107         if (i >= ARRAY_SIZE(policy_str))
1108                 return -EINVAL;
1109         if (i == aspm_policy)
1110                 return 0;
1111
1112         down_read(&pci_bus_sem);
1113         mutex_lock(&aspm_lock);
1114         aspm_policy = i;
1115         list_for_each_entry(link, &link_list, sibling) {
1116                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
1117                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
1118         }
1119         mutex_unlock(&aspm_lock);
1120         up_read(&pci_bus_sem);
1121         return 0;
1122 }
1123
1124 static int pcie_aspm_get_policy(char *buffer, const struct kernel_param *kp)
1125 {
1126         int i, cnt = 0;
1127         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
1128                 if (i == aspm_policy)
1129                         cnt += sprintf(buffer + cnt, "[%s] ", policy_str[i]);
1130                 else
1131                         cnt += sprintf(buffer + cnt, "%s ", policy_str[i]);
1132         return cnt;
1133 }
1134
1135 module_param_call(policy, pcie_aspm_set_policy, pcie_aspm_get_policy,
1136         NULL, 0644);
1137
1138 #ifdef CONFIG_PCIEASPM_DEBUG
1139 static ssize_t link_state_show(struct device *dev,
1140                 struct device_attribute *attr,
1141                 char *buf)
1142 {
1143         struct pci_dev *pci_device = to_pci_dev(dev);
1144         struct pcie_link_state *link_state = pci_device->link_state;
1145
1146         return sprintf(buf, "%d\n", link_state->aspm_enabled);
1147 }
1148
1149 static ssize_t link_state_store(struct device *dev,
1150                 struct device_attribute *attr,
1151                 const char *buf,
1152                 size_t n)
1153 {
1154         struct pci_dev *pdev = to_pci_dev(dev);
1155         struct pcie_link_state *link, *root = pdev->link_state->root;
1156         u32 state;
1157
1158         if (aspm_disabled)
1159                 return -EPERM;
1160
1161         if (kstrtouint(buf, 10, &state))
1162                 return -EINVAL;
1163         if ((state & ~ASPM_STATE_ALL) != 0)
1164                 return -EINVAL;
1165
1166         down_read(&pci_bus_sem);
1167         mutex_lock(&aspm_lock);
1168         list_for_each_entry(link, &link_list, sibling) {
1169                 if (link->root != root)
1170                         continue;
1171                 pcie_config_aspm_link(link, state);
1172         }
1173         mutex_unlock(&aspm_lock);
1174         up_read(&pci_bus_sem);
1175         return n;
1176 }
1177
1178 static ssize_t clk_ctl_show(struct device *dev,
1179                 struct device_attribute *attr,
1180                 char *buf)
1181 {
1182         struct pci_dev *pci_device = to_pci_dev(dev);
1183         struct pcie_link_state *link_state = pci_device->link_state;
1184
1185         return sprintf(buf, "%d\n", link_state->clkpm_enabled);
1186 }
1187
1188 static ssize_t clk_ctl_store(struct device *dev,
1189                 struct device_attribute *attr,
1190                 const char *buf,
1191                 size_t n)
1192 {
1193         struct pci_dev *pdev = to_pci_dev(dev);
1194         bool state;
1195
1196         if (strtobool(buf, &state))
1197                 return -EINVAL;
1198
1199         down_read(&pci_bus_sem);
1200         mutex_lock(&aspm_lock);
1201         pcie_set_clkpm_nocheck(pdev->link_state, state);
1202         mutex_unlock(&aspm_lock);
1203         up_read(&pci_bus_sem);
1204
1205         return n;
1206 }
1207
1208 static DEVICE_ATTR_RW(link_state);
1209 static DEVICE_ATTR_RW(clk_ctl);
1210
1211 static char power_group[] = "power";
1212 void pcie_aspm_create_sysfs_dev_files(struct pci_dev *pdev)
1213 {
1214         struct pcie_link_state *link_state = pdev->link_state;
1215
1216         if (!link_state)
1217                 return;
1218
1219         if (link_state->aspm_support)
1220                 sysfs_add_file_to_group(&pdev->dev.kobj,
1221                         &dev_attr_link_state.attr, power_group);
1222         if (link_state->clkpm_capable)
1223                 sysfs_add_file_to_group(&pdev->dev.kobj,
1224                         &dev_attr_clk_ctl.attr, power_group);
1225 }
1226
1227 void pcie_aspm_remove_sysfs_dev_files(struct pci_dev *pdev)
1228 {
1229         struct pcie_link_state *link_state = pdev->link_state;
1230
1231         if (!link_state)
1232                 return;
1233
1234         if (link_state->aspm_support)
1235                 sysfs_remove_file_from_group(&pdev->dev.kobj,
1236                         &dev_attr_link_state.attr, power_group);
1237         if (link_state->clkpm_capable)
1238                 sysfs_remove_file_from_group(&pdev->dev.kobj,
1239                         &dev_attr_clk_ctl.attr, power_group);
1240 }
1241 #endif
1242
1243 static int __init pcie_aspm_disable(char *str)
1244 {
1245         if (!strcmp(str, "off")) {
1246                 aspm_policy = POLICY_DEFAULT;
1247                 aspm_disabled = 1;
1248                 aspm_support_enabled = false;
1249                 printk(KERN_INFO "PCIe ASPM is disabled\n");
1250         } else if (!strcmp(str, "force")) {
1251                 aspm_force = 1;
1252                 printk(KERN_INFO "PCIe ASPM is forcibly enabled\n");
1253         }
1254         return 1;
1255 }
1256
1257 __setup("pcie_aspm=", pcie_aspm_disable);
1258
1259 void pcie_no_aspm(void)
1260 {
1261         /*
1262          * Disabling ASPM is intended to prevent the kernel from modifying
1263          * existing hardware state, not to clear existing state. To that end:
1264          * (a) set policy to POLICY_DEFAULT in order to avoid changing state
1265          * (b) prevent userspace from changing policy
1266          */
1267         if (!aspm_force) {
1268                 aspm_policy = POLICY_DEFAULT;
1269                 aspm_disabled = 1;
1270         }
1271 }
1272
1273 bool pcie_aspm_support_enabled(void)
1274 {
1275         return aspm_support_enabled;
1276 }
1277 EXPORT_SYMBOL(pcie_aspm_support_enabled);