Merge branch 'pci/virtualization'
[muen/linux.git] / drivers / pci / probe.c
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  * PCI detection and setup code
4  */
5
6 #include <linux/kernel.h>
7 #include <linux/delay.h>
8 #include <linux/init.h>
9 #include <linux/pci.h>
10 #include <linux/of_device.h>
11 #include <linux/of_pci.h>
12 #include <linux/pci_hotplug.h>
13 #include <linux/slab.h>
14 #include <linux/module.h>
15 #include <linux/cpumask.h>
16 #include <linux/pci-aspm.h>
17 #include <linux/aer.h>
18 #include <linux/acpi.h>
19 #include <linux/irqdomain.h>
20 #include <linux/pm_runtime.h>
21 #include "pci.h"
22
23 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
24 #define CARDBUS_RESERVE_BUSNR   3
25
26 static struct resource busn_resource = {
27         .name   = "PCI busn",
28         .start  = 0,
29         .end    = 255,
30         .flags  = IORESOURCE_BUS,
31 };
32
33 /* Ugh.  Need to stop exporting this to modules. */
34 LIST_HEAD(pci_root_buses);
35 EXPORT_SYMBOL(pci_root_buses);
36
37 static LIST_HEAD(pci_domain_busn_res_list);
38
39 struct pci_domain_busn_res {
40         struct list_head list;
41         struct resource res;
42         int domain_nr;
43 };
44
45 static struct resource *get_pci_domain_busn_res(int domain_nr)
46 {
47         struct pci_domain_busn_res *r;
48
49         list_for_each_entry(r, &pci_domain_busn_res_list, list)
50                 if (r->domain_nr == domain_nr)
51                         return &r->res;
52
53         r = kzalloc(sizeof(*r), GFP_KERNEL);
54         if (!r)
55                 return NULL;
56
57         r->domain_nr = domain_nr;
58         r->res.start = 0;
59         r->res.end = 0xff;
60         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
61
62         list_add_tail(&r->list, &pci_domain_busn_res_list);
63
64         return &r->res;
65 }
66
67 static int find_anything(struct device *dev, void *data)
68 {
69         return 1;
70 }
71
72 /*
73  * Some device drivers need know if PCI is initiated.
74  * Basically, we think PCI is not initiated when there
75  * is no device to be found on the pci_bus_type.
76  */
77 int no_pci_devices(void)
78 {
79         struct device *dev;
80         int no_devices;
81
82         dev = bus_find_device(&pci_bus_type, NULL, NULL, find_anything);
83         no_devices = (dev == NULL);
84         put_device(dev);
85         return no_devices;
86 }
87 EXPORT_SYMBOL(no_pci_devices);
88
89 /*
90  * PCI Bus Class
91  */
92 static void release_pcibus_dev(struct device *dev)
93 {
94         struct pci_bus *pci_bus = to_pci_bus(dev);
95
96         put_device(pci_bus->bridge);
97         pci_bus_remove_resources(pci_bus);
98         pci_release_bus_of_node(pci_bus);
99         kfree(pci_bus);
100 }
101
102 static struct class pcibus_class = {
103         .name           = "pci_bus",
104         .dev_release    = &release_pcibus_dev,
105         .dev_groups     = pcibus_groups,
106 };
107
108 static int __init pcibus_class_init(void)
109 {
110         return class_register(&pcibus_class);
111 }
112 postcore_initcall(pcibus_class_init);
113
114 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
115 {
116         u64 size = mask & maxbase;      /* Find the significant bits */
117         if (!size)
118                 return 0;
119
120         /*
121          * Get the lowest of them to find the decode size, and from that
122          * the extent.
123          */
124         size = (size & ~(size-1)) - 1;
125
126         /*
127          * base == maxbase can be valid only if the BAR has already been
128          * programmed with all 1s.
129          */
130         if (base == maxbase && ((base | size) & mask) != mask)
131                 return 0;
132
133         return size;
134 }
135
136 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
137 {
138         u32 mem_type;
139         unsigned long flags;
140
141         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
142                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
143                 flags |= IORESOURCE_IO;
144                 return flags;
145         }
146
147         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
148         flags |= IORESOURCE_MEM;
149         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
150                 flags |= IORESOURCE_PREFETCH;
151
152         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
153         switch (mem_type) {
154         case PCI_BASE_ADDRESS_MEM_TYPE_32:
155                 break;
156         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
157                 /* 1M mem BAR treated as 32-bit BAR */
158                 break;
159         case PCI_BASE_ADDRESS_MEM_TYPE_64:
160                 flags |= IORESOURCE_MEM_64;
161                 break;
162         default:
163                 /* mem unknown type treated as 32-bit BAR */
164                 break;
165         }
166         return flags;
167 }
168
169 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
170
171 /**
172  * pci_read_base - Read a PCI BAR
173  * @dev: the PCI device
174  * @type: type of the BAR
175  * @res: resource buffer to be filled in
176  * @pos: BAR position in the config space
177  *
178  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
179  */
180 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
181                     struct resource *res, unsigned int pos)
182 {
183         u32 l = 0, sz = 0, mask;
184         u64 l64, sz64, mask64;
185         u16 orig_cmd;
186         struct pci_bus_region region, inverted_region;
187
188         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
189
190         /* No printks while decoding is disabled! */
191         if (!dev->mmio_always_on) {
192                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
193                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
194                         pci_write_config_word(dev, PCI_COMMAND,
195                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
196                 }
197         }
198
199         res->name = pci_name(dev);
200
201         pci_read_config_dword(dev, pos, &l);
202         pci_write_config_dword(dev, pos, l | mask);
203         pci_read_config_dword(dev, pos, &sz);
204         pci_write_config_dword(dev, pos, l);
205
206         /*
207          * All bits set in sz means the device isn't working properly.
208          * If the BAR isn't implemented, all bits must be 0.  If it's a
209          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
210          * 1 must be clear.
211          */
212         if (sz == 0xffffffff)
213                 sz = 0;
214
215         /*
216          * I don't know how l can have all bits set.  Copied from old code.
217          * Maybe it fixes a bug on some ancient platform.
218          */
219         if (l == 0xffffffff)
220                 l = 0;
221
222         if (type == pci_bar_unknown) {
223                 res->flags = decode_bar(dev, l);
224                 res->flags |= IORESOURCE_SIZEALIGN;
225                 if (res->flags & IORESOURCE_IO) {
226                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
227                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
228                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
229                 } else {
230                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
231                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
232                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
233                 }
234         } else {
235                 if (l & PCI_ROM_ADDRESS_ENABLE)
236                         res->flags |= IORESOURCE_ROM_ENABLE;
237                 l64 = l & PCI_ROM_ADDRESS_MASK;
238                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
239                 mask64 = PCI_ROM_ADDRESS_MASK;
240         }
241
242         if (res->flags & IORESOURCE_MEM_64) {
243                 pci_read_config_dword(dev, pos + 4, &l);
244                 pci_write_config_dword(dev, pos + 4, ~0);
245                 pci_read_config_dword(dev, pos + 4, &sz);
246                 pci_write_config_dword(dev, pos + 4, l);
247
248                 l64 |= ((u64)l << 32);
249                 sz64 |= ((u64)sz << 32);
250                 mask64 |= ((u64)~0 << 32);
251         }
252
253         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
254                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
255
256         if (!sz64)
257                 goto fail;
258
259         sz64 = pci_size(l64, sz64, mask64);
260         if (!sz64) {
261                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
262                          pos);
263                 goto fail;
264         }
265
266         if (res->flags & IORESOURCE_MEM_64) {
267                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
268                     && sz64 > 0x100000000ULL) {
269                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
270                         res->start = 0;
271                         res->end = 0;
272                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
273                                 pos, (unsigned long long)sz64);
274                         goto out;
275                 }
276
277                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
278                         /* Above 32-bit boundary; try to reallocate */
279                         res->flags |= IORESOURCE_UNSET;
280                         res->start = 0;
281                         res->end = sz64;
282                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
283                                  pos, (unsigned long long)l64);
284                         goto out;
285                 }
286         }
287
288         region.start = l64;
289         region.end = l64 + sz64;
290
291         pcibios_bus_to_resource(dev->bus, res, &region);
292         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
293
294         /*
295          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
296          * the corresponding resource address (the physical address used by
297          * the CPU.  Converting that resource address back to a bus address
298          * should yield the original BAR value:
299          *
300          *     resource_to_bus(bus_to_resource(A)) == A
301          *
302          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
303          * be claimed by the device.
304          */
305         if (inverted_region.start != region.start) {
306                 res->flags |= IORESOURCE_UNSET;
307                 res->start = 0;
308                 res->end = region.end - region.start;
309                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
310                          pos, (unsigned long long)region.start);
311         }
312
313         goto out;
314
315
316 fail:
317         res->flags = 0;
318 out:
319         if (res->flags)
320                 pci_printk(KERN_DEBUG, dev, "reg 0x%x: %pR\n", pos, res);
321
322         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
323 }
324
325 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
326 {
327         unsigned int pos, reg;
328
329         if (dev->non_compliant_bars)
330                 return;
331
332         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
333         if (dev->is_virtfn)
334                 return;
335
336         for (pos = 0; pos < howmany; pos++) {
337                 struct resource *res = &dev->resource[pos];
338                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
339                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
340         }
341
342         if (rom) {
343                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
344                 dev->rom_base_reg = rom;
345                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
346                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
347                 __pci_read_base(dev, pci_bar_mem32, res, rom);
348         }
349 }
350
351 static void pci_read_bridge_io(struct pci_bus *child)
352 {
353         struct pci_dev *dev = child->self;
354         u8 io_base_lo, io_limit_lo;
355         unsigned long io_mask, io_granularity, base, limit;
356         struct pci_bus_region region;
357         struct resource *res;
358
359         io_mask = PCI_IO_RANGE_MASK;
360         io_granularity = 0x1000;
361         if (dev->io_window_1k) {
362                 /* Support 1K I/O space granularity */
363                 io_mask = PCI_IO_1K_RANGE_MASK;
364                 io_granularity = 0x400;
365         }
366
367         res = child->resource[0];
368         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
369         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
370         base = (io_base_lo & io_mask) << 8;
371         limit = (io_limit_lo & io_mask) << 8;
372
373         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
374                 u16 io_base_hi, io_limit_hi;
375
376                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
377                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
378                 base |= ((unsigned long) io_base_hi << 16);
379                 limit |= ((unsigned long) io_limit_hi << 16);
380         }
381
382         if (base <= limit) {
383                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
384                 region.start = base;
385                 region.end = limit + io_granularity - 1;
386                 pcibios_bus_to_resource(dev->bus, res, &region);
387                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
388         }
389 }
390
391 static void pci_read_bridge_mmio(struct pci_bus *child)
392 {
393         struct pci_dev *dev = child->self;
394         u16 mem_base_lo, mem_limit_lo;
395         unsigned long base, limit;
396         struct pci_bus_region region;
397         struct resource *res;
398
399         res = child->resource[1];
400         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
401         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
402         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
403         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
404         if (base <= limit) {
405                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
406                 region.start = base;
407                 region.end = limit + 0xfffff;
408                 pcibios_bus_to_resource(dev->bus, res, &region);
409                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
410         }
411 }
412
413 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
414 {
415         struct pci_dev *dev = child->self;
416         u16 mem_base_lo, mem_limit_lo;
417         u64 base64, limit64;
418         pci_bus_addr_t base, limit;
419         struct pci_bus_region region;
420         struct resource *res;
421
422         res = child->resource[2];
423         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
424         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
425         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
426         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
427
428         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
429                 u32 mem_base_hi, mem_limit_hi;
430
431                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
432                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
433
434                 /*
435                  * Some bridges set the base > limit by default, and some
436                  * (broken) BIOSes do not initialize them.  If we find
437                  * this, just assume they are not being used.
438                  */
439                 if (mem_base_hi <= mem_limit_hi) {
440                         base64 |= (u64) mem_base_hi << 32;
441                         limit64 |= (u64) mem_limit_hi << 32;
442                 }
443         }
444
445         base = (pci_bus_addr_t) base64;
446         limit = (pci_bus_addr_t) limit64;
447
448         if (base != base64) {
449                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
450                         (unsigned long long) base64);
451                 return;
452         }
453
454         if (base <= limit) {
455                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
456                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
457                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
458                         res->flags |= IORESOURCE_MEM_64;
459                 region.start = base;
460                 region.end = limit + 0xfffff;
461                 pcibios_bus_to_resource(dev->bus, res, &region);
462                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
463         }
464 }
465
466 void pci_read_bridge_bases(struct pci_bus *child)
467 {
468         struct pci_dev *dev = child->self;
469         struct resource *res;
470         int i;
471
472         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
473                 return;
474
475         pci_info(dev, "PCI bridge to %pR%s\n",
476                  &child->busn_res,
477                  dev->transparent ? " (subtractive decode)" : "");
478
479         pci_bus_remove_resources(child);
480         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
481                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
482
483         pci_read_bridge_io(child);
484         pci_read_bridge_mmio(child);
485         pci_read_bridge_mmio_pref(child);
486
487         if (dev->transparent) {
488                 pci_bus_for_each_resource(child->parent, res, i) {
489                         if (res && res->flags) {
490                                 pci_bus_add_resource(child, res,
491                                                      PCI_SUBTRACTIVE_DECODE);
492                                 pci_printk(KERN_DEBUG, dev,
493                                            "  bridge window %pR (subtractive decode)\n",
494                                            res);
495                         }
496                 }
497         }
498 }
499
500 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
501 {
502         struct pci_bus *b;
503
504         b = kzalloc(sizeof(*b), GFP_KERNEL);
505         if (!b)
506                 return NULL;
507
508         INIT_LIST_HEAD(&b->node);
509         INIT_LIST_HEAD(&b->children);
510         INIT_LIST_HEAD(&b->devices);
511         INIT_LIST_HEAD(&b->slots);
512         INIT_LIST_HEAD(&b->resources);
513         b->max_bus_speed = PCI_SPEED_UNKNOWN;
514         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
515 #ifdef CONFIG_PCI_DOMAINS_GENERIC
516         if (parent)
517                 b->domain_nr = parent->domain_nr;
518 #endif
519         return b;
520 }
521
522 static void devm_pci_release_host_bridge_dev(struct device *dev)
523 {
524         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
525
526         if (bridge->release_fn)
527                 bridge->release_fn(bridge);
528 }
529
530 static void pci_release_host_bridge_dev(struct device *dev)
531 {
532         devm_pci_release_host_bridge_dev(dev);
533         pci_free_host_bridge(to_pci_host_bridge(dev));
534 }
535
536 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
537 {
538         struct pci_host_bridge *bridge;
539
540         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
541         if (!bridge)
542                 return NULL;
543
544         INIT_LIST_HEAD(&bridge->windows);
545         bridge->dev.release = pci_release_host_bridge_dev;
546
547         /*
548          * We assume we can manage these PCIe features.  Some systems may
549          * reserve these for use by the platform itself, e.g., an ACPI BIOS
550          * may implement its own AER handling and use _OSC to prevent the
551          * OS from interfering.
552          */
553         bridge->native_aer = 1;
554         bridge->native_hotplug = 1;
555         bridge->native_pme = 1;
556
557         return bridge;
558 }
559 EXPORT_SYMBOL(pci_alloc_host_bridge);
560
561 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
562                                                    size_t priv)
563 {
564         struct pci_host_bridge *bridge;
565
566         bridge = devm_kzalloc(dev, sizeof(*bridge) + priv, GFP_KERNEL);
567         if (!bridge)
568                 return NULL;
569
570         INIT_LIST_HEAD(&bridge->windows);
571         bridge->dev.release = devm_pci_release_host_bridge_dev;
572
573         return bridge;
574 }
575 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
576
577 void pci_free_host_bridge(struct pci_host_bridge *bridge)
578 {
579         pci_free_resource_list(&bridge->windows);
580
581         kfree(bridge);
582 }
583 EXPORT_SYMBOL(pci_free_host_bridge);
584
585 static const unsigned char pcix_bus_speed[] = {
586         PCI_SPEED_UNKNOWN,              /* 0 */
587         PCI_SPEED_66MHz_PCIX,           /* 1 */
588         PCI_SPEED_100MHz_PCIX,          /* 2 */
589         PCI_SPEED_133MHz_PCIX,          /* 3 */
590         PCI_SPEED_UNKNOWN,              /* 4 */
591         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
592         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
593         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
594         PCI_SPEED_UNKNOWN,              /* 8 */
595         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
596         PCI_SPEED_100MHz_PCIX_266,      /* A */
597         PCI_SPEED_133MHz_PCIX_266,      /* B */
598         PCI_SPEED_UNKNOWN,              /* C */
599         PCI_SPEED_66MHz_PCIX_533,       /* D */
600         PCI_SPEED_100MHz_PCIX_533,      /* E */
601         PCI_SPEED_133MHz_PCIX_533       /* F */
602 };
603
604 const unsigned char pcie_link_speed[] = {
605         PCI_SPEED_UNKNOWN,              /* 0 */
606         PCIE_SPEED_2_5GT,               /* 1 */
607         PCIE_SPEED_5_0GT,               /* 2 */
608         PCIE_SPEED_8_0GT,               /* 3 */
609         PCIE_SPEED_16_0GT,              /* 4 */
610         PCI_SPEED_UNKNOWN,              /* 5 */
611         PCI_SPEED_UNKNOWN,              /* 6 */
612         PCI_SPEED_UNKNOWN,              /* 7 */
613         PCI_SPEED_UNKNOWN,              /* 8 */
614         PCI_SPEED_UNKNOWN,              /* 9 */
615         PCI_SPEED_UNKNOWN,              /* A */
616         PCI_SPEED_UNKNOWN,              /* B */
617         PCI_SPEED_UNKNOWN,              /* C */
618         PCI_SPEED_UNKNOWN,              /* D */
619         PCI_SPEED_UNKNOWN,              /* E */
620         PCI_SPEED_UNKNOWN               /* F */
621 };
622
623 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
624 {
625         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
626 }
627 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
628
629 static unsigned char agp_speeds[] = {
630         AGP_UNKNOWN,
631         AGP_1X,
632         AGP_2X,
633         AGP_4X,
634         AGP_8X
635 };
636
637 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
638 {
639         int index = 0;
640
641         if (agpstat & 4)
642                 index = 3;
643         else if (agpstat & 2)
644                 index = 2;
645         else if (agpstat & 1)
646                 index = 1;
647         else
648                 goto out;
649
650         if (agp3) {
651                 index += 2;
652                 if (index == 5)
653                         index = 0;
654         }
655
656  out:
657         return agp_speeds[index];
658 }
659
660 static void pci_set_bus_speed(struct pci_bus *bus)
661 {
662         struct pci_dev *bridge = bus->self;
663         int pos;
664
665         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
666         if (!pos)
667                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
668         if (pos) {
669                 u32 agpstat, agpcmd;
670
671                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
672                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
673
674                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
675                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
676         }
677
678         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
679         if (pos) {
680                 u16 status;
681                 enum pci_bus_speed max;
682
683                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
684                                      &status);
685
686                 if (status & PCI_X_SSTATUS_533MHZ) {
687                         max = PCI_SPEED_133MHz_PCIX_533;
688                 } else if (status & PCI_X_SSTATUS_266MHZ) {
689                         max = PCI_SPEED_133MHz_PCIX_266;
690                 } else if (status & PCI_X_SSTATUS_133MHZ) {
691                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
692                                 max = PCI_SPEED_133MHz_PCIX_ECC;
693                         else
694                                 max = PCI_SPEED_133MHz_PCIX;
695                 } else {
696                         max = PCI_SPEED_66MHz_PCIX;
697                 }
698
699                 bus->max_bus_speed = max;
700                 bus->cur_bus_speed = pcix_bus_speed[
701                         (status & PCI_X_SSTATUS_FREQ) >> 6];
702
703                 return;
704         }
705
706         if (pci_is_pcie(bridge)) {
707                 u32 linkcap;
708                 u16 linksta;
709
710                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
711                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
712
713                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
714                 pcie_update_link_speed(bus, linksta);
715         }
716 }
717
718 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
719 {
720         struct irq_domain *d;
721
722         /*
723          * Any firmware interface that can resolve the msi_domain
724          * should be called from here.
725          */
726         d = pci_host_bridge_of_msi_domain(bus);
727         if (!d)
728                 d = pci_host_bridge_acpi_msi_domain(bus);
729
730 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
731         /*
732          * If no IRQ domain was found via the OF tree, try looking it up
733          * directly through the fwnode_handle.
734          */
735         if (!d) {
736                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
737
738                 if (fwnode)
739                         d = irq_find_matching_fwnode(fwnode,
740                                                      DOMAIN_BUS_PCI_MSI);
741         }
742 #endif
743
744         return d;
745 }
746
747 static void pci_set_bus_msi_domain(struct pci_bus *bus)
748 {
749         struct irq_domain *d;
750         struct pci_bus *b;
751
752         /*
753          * The bus can be a root bus, a subordinate bus, or a virtual bus
754          * created by an SR-IOV device.  Walk up to the first bridge device
755          * found or derive the domain from the host bridge.
756          */
757         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
758                 if (b->self)
759                         d = dev_get_msi_domain(&b->self->dev);
760         }
761
762         if (!d)
763                 d = pci_host_bridge_msi_domain(b);
764
765         dev_set_msi_domain(&bus->dev, d);
766 }
767
768 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
769 {
770         struct device *parent = bridge->dev.parent;
771         struct resource_entry *window, *n;
772         struct pci_bus *bus, *b;
773         resource_size_t offset;
774         LIST_HEAD(resources);
775         struct resource *res;
776         char addr[64], *fmt;
777         const char *name;
778         int err;
779
780         bus = pci_alloc_bus(NULL);
781         if (!bus)
782                 return -ENOMEM;
783
784         bridge->bus = bus;
785
786         /* Temporarily move resources off the list */
787         list_splice_init(&bridge->windows, &resources);
788         bus->sysdata = bridge->sysdata;
789         bus->msi = bridge->msi;
790         bus->ops = bridge->ops;
791         bus->number = bus->busn_res.start = bridge->busnr;
792 #ifdef CONFIG_PCI_DOMAINS_GENERIC
793         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
794 #endif
795
796         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
797         if (b) {
798                 /* Ignore it if we already got here via a different bridge */
799                 dev_dbg(&b->dev, "bus already known\n");
800                 err = -EEXIST;
801                 goto free;
802         }
803
804         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
805                      bridge->busnr);
806
807         err = pcibios_root_bridge_prepare(bridge);
808         if (err)
809                 goto free;
810
811         err = device_register(&bridge->dev);
812         if (err)
813                 put_device(&bridge->dev);
814
815         bus->bridge = get_device(&bridge->dev);
816         device_enable_async_suspend(bus->bridge);
817         pci_set_bus_of_node(bus);
818         pci_set_bus_msi_domain(bus);
819
820         if (!parent)
821                 set_dev_node(bus->bridge, pcibus_to_node(bus));
822
823         bus->dev.class = &pcibus_class;
824         bus->dev.parent = bus->bridge;
825
826         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
827         name = dev_name(&bus->dev);
828
829         err = device_register(&bus->dev);
830         if (err)
831                 goto unregister;
832
833         pcibios_add_bus(bus);
834
835         /* Create legacy_io and legacy_mem files for this bus */
836         pci_create_legacy_files(bus);
837
838         if (parent)
839                 dev_info(parent, "PCI host bridge to bus %s\n", name);
840         else
841                 pr_info("PCI host bridge to bus %s\n", name);
842
843         /* Add initial resources to the bus */
844         resource_list_for_each_entry_safe(window, n, &resources) {
845                 list_move_tail(&window->node, &bridge->windows);
846                 offset = window->offset;
847                 res = window->res;
848
849                 if (res->flags & IORESOURCE_BUS)
850                         pci_bus_insert_busn_res(bus, bus->number, res->end);
851                 else
852                         pci_bus_add_resource(bus, res, 0);
853
854                 if (offset) {
855                         if (resource_type(res) == IORESOURCE_IO)
856                                 fmt = " (bus address [%#06llx-%#06llx])";
857                         else
858                                 fmt = " (bus address [%#010llx-%#010llx])";
859
860                         snprintf(addr, sizeof(addr), fmt,
861                                  (unsigned long long)(res->start - offset),
862                                  (unsigned long long)(res->end - offset));
863                 } else
864                         addr[0] = '\0';
865
866                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
867         }
868
869         down_write(&pci_bus_sem);
870         list_add_tail(&bus->node, &pci_root_buses);
871         up_write(&pci_bus_sem);
872
873         return 0;
874
875 unregister:
876         put_device(&bridge->dev);
877         device_unregister(&bridge->dev);
878
879 free:
880         kfree(bus);
881         return err;
882 }
883
884 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
885                                            struct pci_dev *bridge, int busnr)
886 {
887         struct pci_bus *child;
888         int i;
889         int ret;
890
891         /* Allocate a new bus and inherit stuff from the parent */
892         child = pci_alloc_bus(parent);
893         if (!child)
894                 return NULL;
895
896         child->parent = parent;
897         child->ops = parent->ops;
898         child->msi = parent->msi;
899         child->sysdata = parent->sysdata;
900         child->bus_flags = parent->bus_flags;
901
902         /*
903          * Initialize some portions of the bus device, but don't register
904          * it now as the parent is not properly set up yet.
905          */
906         child->dev.class = &pcibus_class;
907         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
908
909         /* Set up the primary, secondary and subordinate bus numbers */
910         child->number = child->busn_res.start = busnr;
911         child->primary = parent->busn_res.start;
912         child->busn_res.end = 0xff;
913
914         if (!bridge) {
915                 child->dev.parent = parent->bridge;
916                 goto add_dev;
917         }
918
919         child->self = bridge;
920         child->bridge = get_device(&bridge->dev);
921         child->dev.parent = child->bridge;
922         pci_set_bus_of_node(child);
923         pci_set_bus_speed(child);
924
925         /* Set up default resource pointers and names */
926         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
927                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
928                 child->resource[i]->name = child->name;
929         }
930         bridge->subordinate = child;
931
932 add_dev:
933         pci_set_bus_msi_domain(child);
934         ret = device_register(&child->dev);
935         WARN_ON(ret < 0);
936
937         pcibios_add_bus(child);
938
939         if (child->ops->add_bus) {
940                 ret = child->ops->add_bus(child);
941                 if (WARN_ON(ret < 0))
942                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
943         }
944
945         /* Create legacy_io and legacy_mem files for this bus */
946         pci_create_legacy_files(child);
947
948         return child;
949 }
950
951 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
952                                 int busnr)
953 {
954         struct pci_bus *child;
955
956         child = pci_alloc_child_bus(parent, dev, busnr);
957         if (child) {
958                 down_write(&pci_bus_sem);
959                 list_add_tail(&child->node, &parent->children);
960                 up_write(&pci_bus_sem);
961         }
962         return child;
963 }
964 EXPORT_SYMBOL(pci_add_new_bus);
965
966 static void pci_enable_crs(struct pci_dev *pdev)
967 {
968         u16 root_cap = 0;
969
970         /* Enable CRS Software Visibility if supported */
971         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
972         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
973                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
974                                          PCI_EXP_RTCTL_CRSSVE);
975 }
976
977 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
978                                               unsigned int available_buses);
979
980 /*
981  * pci_scan_bridge_extend() - Scan buses behind a bridge
982  * @bus: Parent bus the bridge is on
983  * @dev: Bridge itself
984  * @max: Starting subordinate number of buses behind this bridge
985  * @available_buses: Total number of buses available for this bridge and
986  *                   the devices below. After the minimal bus space has
987  *                   been allocated the remaining buses will be
988  *                   distributed equally between hotplug-capable bridges.
989  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
990  *        that need to be reconfigured.
991  *
992  * If it's a bridge, configure it and scan the bus behind it.
993  * For CardBus bridges, we don't scan behind as the devices will
994  * be handled by the bridge driver itself.
995  *
996  * We need to process bridges in two passes -- first we scan those
997  * already configured by the BIOS and after we are done with all of
998  * them, we proceed to assigning numbers to the remaining buses in
999  * order to avoid overlaps between old and new bus numbers.
1000  */
1001 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1002                                   int max, unsigned int available_buses,
1003                                   int pass)
1004 {
1005         struct pci_bus *child;
1006         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1007         u32 buses, i, j = 0;
1008         u16 bctl;
1009         u8 primary, secondary, subordinate;
1010         int broken = 0;
1011
1012         /*
1013          * Make sure the bridge is powered on to be able to access config
1014          * space of devices below it.
1015          */
1016         pm_runtime_get_sync(&dev->dev);
1017
1018         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1019         primary = buses & 0xFF;
1020         secondary = (buses >> 8) & 0xFF;
1021         subordinate = (buses >> 16) & 0xFF;
1022
1023         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1024                 secondary, subordinate, pass);
1025
1026         if (!primary && (primary != bus->number) && secondary && subordinate) {
1027                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1028                 primary = bus->number;
1029         }
1030
1031         /* Check if setup is sensible at all */
1032         if (!pass &&
1033             (primary != bus->number || secondary <= bus->number ||
1034              secondary > subordinate)) {
1035                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1036                          secondary, subordinate);
1037                 broken = 1;
1038         }
1039
1040         /*
1041          * Disable Master-Abort Mode during probing to avoid reporting of
1042          * bus errors in some architectures.
1043          */
1044         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1045         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1046                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1047
1048         pci_enable_crs(dev);
1049
1050         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1051             !is_cardbus && !broken) {
1052                 unsigned int cmax;
1053
1054                 /*
1055                  * Bus already configured by firmware, process it in the
1056                  * first pass and just note the configuration.
1057                  */
1058                 if (pass)
1059                         goto out;
1060
1061                 /*
1062                  * The bus might already exist for two reasons: Either we
1063                  * are rescanning the bus or the bus is reachable through
1064                  * more than one bridge. The second case can happen with
1065                  * the i450NX chipset.
1066                  */
1067                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1068                 if (!child) {
1069                         child = pci_add_new_bus(bus, dev, secondary);
1070                         if (!child)
1071                                 goto out;
1072                         child->primary = primary;
1073                         pci_bus_insert_busn_res(child, secondary, subordinate);
1074                         child->bridge_ctl = bctl;
1075                 }
1076
1077                 cmax = pci_scan_child_bus(child);
1078                 if (cmax > subordinate)
1079                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1080                                  subordinate, cmax);
1081
1082                 /* Subordinate should equal child->busn_res.end */
1083                 if (subordinate > max)
1084                         max = subordinate;
1085         } else {
1086
1087                 /*
1088                  * We need to assign a number to this bus which we always
1089                  * do in the second pass.
1090                  */
1091                 if (!pass) {
1092                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1093
1094                                 /*
1095                                  * Temporarily disable forwarding of the
1096                                  * configuration cycles on all bridges in
1097                                  * this bus segment to avoid possible
1098                                  * conflicts in the second pass between two
1099                                  * bridges programmed with overlapping bus
1100                                  * ranges.
1101                                  */
1102                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1103                                                        buses & ~0xffffff);
1104                         goto out;
1105                 }
1106
1107                 /* Clear errors */
1108                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1109
1110                 /*
1111                  * Prevent assigning a bus number that already exists.
1112                  * This can happen when a bridge is hot-plugged, so in this
1113                  * case we only re-scan this bus.
1114                  */
1115                 child = pci_find_bus(pci_domain_nr(bus), max+1);
1116                 if (!child) {
1117                         child = pci_add_new_bus(bus, dev, max+1);
1118                         if (!child)
1119                                 goto out;
1120                         pci_bus_insert_busn_res(child, max+1,
1121                                                 bus->busn_res.end);
1122                 }
1123                 max++;
1124                 if (available_buses)
1125                         available_buses--;
1126
1127                 buses = (buses & 0xff000000)
1128                       | ((unsigned int)(child->primary)     <<  0)
1129                       | ((unsigned int)(child->busn_res.start)   <<  8)
1130                       | ((unsigned int)(child->busn_res.end) << 16);
1131
1132                 /*
1133                  * yenta.c forces a secondary latency timer of 176.
1134                  * Copy that behaviour here.
1135                  */
1136                 if (is_cardbus) {
1137                         buses &= ~0xff000000;
1138                         buses |= CARDBUS_LATENCY_TIMER << 24;
1139                 }
1140
1141                 /* We need to blast all three values with a single write */
1142                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1143
1144                 if (!is_cardbus) {
1145                         child->bridge_ctl = bctl;
1146                         max = pci_scan_child_bus_extend(child, available_buses);
1147                 } else {
1148
1149                         /*
1150                          * For CardBus bridges, we leave 4 bus numbers as
1151                          * cards with a PCI-to-PCI bridge can be inserted
1152                          * later.
1153                          */
1154                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1155                                 struct pci_bus *parent = bus;
1156                                 if (pci_find_bus(pci_domain_nr(bus),
1157                                                         max+i+1))
1158                                         break;
1159                                 while (parent->parent) {
1160                                         if ((!pcibios_assign_all_busses()) &&
1161                                             (parent->busn_res.end > max) &&
1162                                             (parent->busn_res.end <= max+i)) {
1163                                                 j = 1;
1164                                         }
1165                                         parent = parent->parent;
1166                                 }
1167                                 if (j) {
1168
1169                                         /*
1170                                          * Often, there are two CardBus
1171                                          * bridges -- try to leave one
1172                                          * valid bus number for each one.
1173                                          */
1174                                         i /= 2;
1175                                         break;
1176                                 }
1177                         }
1178                         max += i;
1179                 }
1180
1181                 /* Set subordinate bus number to its real value */
1182                 pci_bus_update_busn_res_end(child, max);
1183                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1184         }
1185
1186         sprintf(child->name,
1187                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1188                 pci_domain_nr(bus), child->number);
1189
1190         /* Has only triggered on CardBus, fixup is in yenta_socket */
1191         while (bus->parent) {
1192                 if ((child->busn_res.end > bus->busn_res.end) ||
1193                     (child->number > bus->busn_res.end) ||
1194                     (child->number < bus->number) ||
1195                     (child->busn_res.end < bus->number)) {
1196                         dev_info(&child->dev, "%pR %s hidden behind%s bridge %s %pR\n",
1197                                 &child->busn_res,
1198                                 (bus->number > child->busn_res.end &&
1199                                  bus->busn_res.end < child->number) ?
1200                                         "wholly" : "partially",
1201                                 bus->self->transparent ? " transparent" : "",
1202                                 dev_name(&bus->dev),
1203                                 &bus->busn_res);
1204                 }
1205                 bus = bus->parent;
1206         }
1207
1208 out:
1209         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1210
1211         pm_runtime_put(&dev->dev);
1212
1213         return max;
1214 }
1215
1216 /*
1217  * pci_scan_bridge() - Scan buses behind a bridge
1218  * @bus: Parent bus the bridge is on
1219  * @dev: Bridge itself
1220  * @max: Starting subordinate number of buses behind this bridge
1221  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1222  *        that need to be reconfigured.
1223  *
1224  * If it's a bridge, configure it and scan the bus behind it.
1225  * For CardBus bridges, we don't scan behind as the devices will
1226  * be handled by the bridge driver itself.
1227  *
1228  * We need to process bridges in two passes -- first we scan those
1229  * already configured by the BIOS and after we are done with all of
1230  * them, we proceed to assigning numbers to the remaining buses in
1231  * order to avoid overlaps between old and new bus numbers.
1232  */
1233 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1234 {
1235         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1236 }
1237 EXPORT_SYMBOL(pci_scan_bridge);
1238
1239 /*
1240  * Read interrupt line and base address registers.
1241  * The architecture-dependent code can tweak these, of course.
1242  */
1243 static void pci_read_irq(struct pci_dev *dev)
1244 {
1245         unsigned char irq;
1246
1247         /* VFs are not allowed to use INTx, so skip the config reads */
1248         if (dev->is_virtfn) {
1249                 dev->pin = 0;
1250                 dev->irq = 0;
1251                 return;
1252         }
1253
1254         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1255         dev->pin = irq;
1256         if (irq)
1257                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1258         dev->irq = irq;
1259 }
1260
1261 void set_pcie_port_type(struct pci_dev *pdev)
1262 {
1263         int pos;
1264         u16 reg16;
1265         int type;
1266         struct pci_dev *parent;
1267
1268         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1269         if (!pos)
1270                 return;
1271
1272         pdev->pcie_cap = pos;
1273         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1274         pdev->pcie_flags_reg = reg16;
1275         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
1276         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
1277
1278         /*
1279          * A Root Port or a PCI-to-PCIe bridge is always the upstream end
1280          * of a Link.  No PCIe component has two Links.  Two Links are
1281          * connected by a Switch that has a Port on each Link and internal
1282          * logic to connect the two Ports.
1283          */
1284         type = pci_pcie_type(pdev);
1285         if (type == PCI_EXP_TYPE_ROOT_PORT ||
1286             type == PCI_EXP_TYPE_PCIE_BRIDGE)
1287                 pdev->has_secondary_link = 1;
1288         else if (type == PCI_EXP_TYPE_UPSTREAM ||
1289                  type == PCI_EXP_TYPE_DOWNSTREAM) {
1290                 parent = pci_upstream_bridge(pdev);
1291
1292                 /*
1293                  * Usually there's an upstream device (Root Port or Switch
1294                  * Downstream Port), but we can't assume one exists.
1295                  */
1296                 if (parent && !parent->has_secondary_link)
1297                         pdev->has_secondary_link = 1;
1298         }
1299 }
1300
1301 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1302 {
1303         u32 reg32;
1304
1305         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1306         if (reg32 & PCI_EXP_SLTCAP_HPC)
1307                 pdev->is_hotplug_bridge = 1;
1308 }
1309
1310 static void set_pcie_thunderbolt(struct pci_dev *dev)
1311 {
1312         int vsec = 0;
1313         u32 header;
1314
1315         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1316                                                     PCI_EXT_CAP_ID_VNDR))) {
1317                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1318
1319                 /* Is the device part of a Thunderbolt controller? */
1320                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1321                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1322                         dev->is_thunderbolt = 1;
1323                         return;
1324                 }
1325         }
1326 }
1327
1328 /**
1329  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1330  * @dev: PCI device
1331  *
1332  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1333  * when forwarding a type1 configuration request the bridge must check that
1334  * the extended register address field is zero.  The bridge is not permitted
1335  * to forward the transactions and must handle it as an Unsupported Request.
1336  * Some bridges do not follow this rule and simply drop the extended register
1337  * bits, resulting in the standard config space being aliased, every 256
1338  * bytes across the entire configuration space.  Test for this condition by
1339  * comparing the first dword of each potential alias to the vendor/device ID.
1340  * Known offenders:
1341  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1342  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1343  */
1344 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1345 {
1346 #ifdef CONFIG_PCI_QUIRKS
1347         int pos;
1348         u32 header, tmp;
1349
1350         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1351
1352         for (pos = PCI_CFG_SPACE_SIZE;
1353              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1354                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1355                     || header != tmp)
1356                         return false;
1357         }
1358
1359         return true;
1360 #else
1361         return false;
1362 #endif
1363 }
1364
1365 /**
1366  * pci_cfg_space_size - Get the configuration space size of the PCI device
1367  * @dev: PCI device
1368  *
1369  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1370  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1371  * access it.  Maybe we don't have a way to generate extended config space
1372  * accesses, or the device is behind a reverse Express bridge.  So we try
1373  * reading the dword at 0x100 which must either be 0 or a valid extended
1374  * capability header.
1375  */
1376 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1377 {
1378         u32 status;
1379         int pos = PCI_CFG_SPACE_SIZE;
1380
1381         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1382                 return PCI_CFG_SPACE_SIZE;
1383         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1384                 return PCI_CFG_SPACE_SIZE;
1385
1386         return PCI_CFG_SPACE_EXP_SIZE;
1387 }
1388
1389 int pci_cfg_space_size(struct pci_dev *dev)
1390 {
1391         int pos;
1392         u32 status;
1393         u16 class;
1394
1395         class = dev->class >> 8;
1396         if (class == PCI_CLASS_BRIDGE_HOST)
1397                 return pci_cfg_space_size_ext(dev);
1398
1399         if (pci_is_pcie(dev))
1400                 return pci_cfg_space_size_ext(dev);
1401
1402         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1403         if (!pos)
1404                 return PCI_CFG_SPACE_SIZE;
1405
1406         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1407         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1408                 return pci_cfg_space_size_ext(dev);
1409
1410         return PCI_CFG_SPACE_SIZE;
1411 }
1412
1413 static u32 pci_class(struct pci_dev *dev)
1414 {
1415         u32 class;
1416
1417 #ifdef CONFIG_PCI_IOV
1418         if (dev->is_virtfn)
1419                 return dev->physfn->sriov->class;
1420 #endif
1421         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1422         return class;
1423 }
1424
1425 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1426 {
1427 #ifdef CONFIG_PCI_IOV
1428         if (dev->is_virtfn) {
1429                 *vendor = dev->physfn->sriov->subsystem_vendor;
1430                 *device = dev->physfn->sriov->subsystem_device;
1431                 return;
1432         }
1433 #endif
1434         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1435         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1436 }
1437
1438 static u8 pci_hdr_type(struct pci_dev *dev)
1439 {
1440         u8 hdr_type;
1441
1442 #ifdef CONFIG_PCI_IOV
1443         if (dev->is_virtfn)
1444                 return dev->physfn->sriov->hdr_type;
1445 #endif
1446         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1447         return hdr_type;
1448 }
1449
1450 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1451
1452 static void pci_msi_setup_pci_dev(struct pci_dev *dev)
1453 {
1454         /*
1455          * Disable the MSI hardware to avoid screaming interrupts
1456          * during boot.  This is the power on reset default so
1457          * usually this should be a noop.
1458          */
1459         dev->msi_cap = pci_find_capability(dev, PCI_CAP_ID_MSI);
1460         if (dev->msi_cap)
1461                 pci_msi_set_enable(dev, 0);
1462
1463         dev->msix_cap = pci_find_capability(dev, PCI_CAP_ID_MSIX);
1464         if (dev->msix_cap)
1465                 pci_msix_clear_and_set_ctrl(dev, PCI_MSIX_FLAGS_ENABLE, 0);
1466 }
1467
1468 /**
1469  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1470  * @dev: PCI device
1471  *
1472  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1473  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1474  */
1475 static int pci_intx_mask_broken(struct pci_dev *dev)
1476 {
1477         u16 orig, toggle, new;
1478
1479         pci_read_config_word(dev, PCI_COMMAND, &orig);
1480         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1481         pci_write_config_word(dev, PCI_COMMAND, toggle);
1482         pci_read_config_word(dev, PCI_COMMAND, &new);
1483
1484         pci_write_config_word(dev, PCI_COMMAND, orig);
1485
1486         /*
1487          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1488          * r2.3, so strictly speaking, a device is not *broken* if it's not
1489          * writable.  But we'll live with the misnomer for now.
1490          */
1491         if (new != toggle)
1492                 return 1;
1493         return 0;
1494 }
1495
1496 /**
1497  * pci_setup_device - Fill in class and map information of a device
1498  * @dev: the device structure to fill
1499  *
1500  * Initialize the device structure with information about the device's
1501  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1502  * Called at initialisation of the PCI subsystem and by CardBus services.
1503  * Returns 0 on success and negative if unknown type of device (not normal,
1504  * bridge or CardBus).
1505  */
1506 int pci_setup_device(struct pci_dev *dev)
1507 {
1508         u32 class;
1509         u16 cmd;
1510         u8 hdr_type;
1511         int pos = 0;
1512         struct pci_bus_region region;
1513         struct resource *res;
1514
1515         hdr_type = pci_hdr_type(dev);
1516
1517         dev->sysdata = dev->bus->sysdata;
1518         dev->dev.parent = dev->bus->bridge;
1519         dev->dev.bus = &pci_bus_type;
1520         dev->hdr_type = hdr_type & 0x7f;
1521         dev->multifunction = !!(hdr_type & 0x80);
1522         dev->error_state = pci_channel_io_normal;
1523         set_pcie_port_type(dev);
1524
1525         pci_dev_assign_slot(dev);
1526
1527         /*
1528          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1529          * set this higher, assuming the system even supports it.
1530          */
1531         dev->dma_mask = 0xffffffff;
1532
1533         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1534                      dev->bus->number, PCI_SLOT(dev->devfn),
1535                      PCI_FUNC(dev->devfn));
1536
1537         class = pci_class(dev);
1538
1539         dev->revision = class & 0xff;
1540         dev->class = class >> 8;                    /* upper 3 bytes */
1541
1542         pci_printk(KERN_DEBUG, dev, "[%04x:%04x] type %02x class %#08x\n",
1543                    dev->vendor, dev->device, dev->hdr_type, dev->class);
1544
1545         /* Need to have dev->class ready */
1546         dev->cfg_size = pci_cfg_space_size(dev);
1547
1548         /* Need to have dev->cfg_size ready */
1549         set_pcie_thunderbolt(dev);
1550
1551         /* "Unknown power state" */
1552         dev->current_state = PCI_UNKNOWN;
1553
1554         /* Early fixups, before probing the BARs */
1555         pci_fixup_device(pci_fixup_early, dev);
1556
1557         /* Device class may be changed after fixup */
1558         class = dev->class >> 8;
1559
1560         if (dev->non_compliant_bars) {
1561                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1562                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1563                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1564                         cmd &= ~PCI_COMMAND_IO;
1565                         cmd &= ~PCI_COMMAND_MEMORY;
1566                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1567                 }
1568         }
1569
1570         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1571
1572         switch (dev->hdr_type) {                    /* header type */
1573         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1574                 if (class == PCI_CLASS_BRIDGE_PCI)
1575                         goto bad;
1576                 pci_read_irq(dev);
1577                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1578
1579                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1580
1581                 /*
1582                  * Do the ugly legacy mode stuff here rather than broken chip
1583                  * quirk code. Legacy mode ATA controllers have fixed
1584                  * addresses. These are not always echoed in BAR0-3, and
1585                  * BAR0-3 in a few cases contain junk!
1586                  */
1587                 if (class == PCI_CLASS_STORAGE_IDE) {
1588                         u8 progif;
1589                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1590                         if ((progif & 1) == 0) {
1591                                 region.start = 0x1F0;
1592                                 region.end = 0x1F7;
1593                                 res = &dev->resource[0];
1594                                 res->flags = LEGACY_IO_RESOURCE;
1595                                 pcibios_bus_to_resource(dev->bus, res, &region);
1596                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1597                                          res);
1598                                 region.start = 0x3F6;
1599                                 region.end = 0x3F6;
1600                                 res = &dev->resource[1];
1601                                 res->flags = LEGACY_IO_RESOURCE;
1602                                 pcibios_bus_to_resource(dev->bus, res, &region);
1603                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1604                                          res);
1605                         }
1606                         if ((progif & 4) == 0) {
1607                                 region.start = 0x170;
1608                                 region.end = 0x177;
1609                                 res = &dev->resource[2];
1610                                 res->flags = LEGACY_IO_RESOURCE;
1611                                 pcibios_bus_to_resource(dev->bus, res, &region);
1612                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1613                                          res);
1614                                 region.start = 0x376;
1615                                 region.end = 0x376;
1616                                 res = &dev->resource[3];
1617                                 res->flags = LEGACY_IO_RESOURCE;
1618                                 pcibios_bus_to_resource(dev->bus, res, &region);
1619                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1620                                          res);
1621                         }
1622                 }
1623                 break;
1624
1625         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1626                 if (class != PCI_CLASS_BRIDGE_PCI)
1627                         goto bad;
1628
1629                 /*
1630                  * The PCI-to-PCI bridge spec requires that subtractive
1631                  * decoding (i.e. transparent) bridge must have programming
1632                  * interface code of 0x01.
1633                  */
1634                 pci_read_irq(dev);
1635                 dev->transparent = ((dev->class & 0xff) == 1);
1636                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1637                 set_pcie_hotplug_bridge(dev);
1638                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1639                 if (pos) {
1640                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1641                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1642                 }
1643                 break;
1644
1645         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1646                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1647                         goto bad;
1648                 pci_read_irq(dev);
1649                 pci_read_bases(dev, 1, 0);
1650                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1651                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1652                 break;
1653
1654         default:                                    /* unknown header */
1655                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1656                         dev->hdr_type);
1657                 return -EIO;
1658
1659         bad:
1660                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1661                         dev->class, dev->hdr_type);
1662                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1663         }
1664
1665         /* We found a fine healthy device, go go go... */
1666         return 0;
1667 }
1668
1669 static void pci_configure_mps(struct pci_dev *dev)
1670 {
1671         struct pci_dev *bridge = pci_upstream_bridge(dev);
1672         int mps, p_mps, rc;
1673
1674         if (!pci_is_pcie(dev) || !bridge || !pci_is_pcie(bridge))
1675                 return;
1676
1677         mps = pcie_get_mps(dev);
1678         p_mps = pcie_get_mps(bridge);
1679
1680         if (mps == p_mps)
1681                 return;
1682
1683         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1684                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1685                          mps, pci_name(bridge), p_mps);
1686                 return;
1687         }
1688
1689         /*
1690          * Fancier MPS configuration is done later by
1691          * pcie_bus_configure_settings()
1692          */
1693         if (pcie_bus_config != PCIE_BUS_DEFAULT)
1694                 return;
1695
1696         rc = pcie_set_mps(dev, p_mps);
1697         if (rc) {
1698                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1699                          p_mps);
1700                 return;
1701         }
1702
1703         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
1704                  p_mps, mps, 128 << dev->pcie_mpss);
1705 }
1706
1707 static struct hpp_type0 pci_default_type0 = {
1708         .revision = 1,
1709         .cache_line_size = 8,
1710         .latency_timer = 0x40,
1711         .enable_serr = 0,
1712         .enable_perr = 0,
1713 };
1714
1715 static void program_hpp_type0(struct pci_dev *dev, struct hpp_type0 *hpp)
1716 {
1717         u16 pci_cmd, pci_bctl;
1718
1719         if (!hpp)
1720                 hpp = &pci_default_type0;
1721
1722         if (hpp->revision > 1) {
1723                 pci_warn(dev, "PCI settings rev %d not supported; using defaults\n",
1724                          hpp->revision);
1725                 hpp = &pci_default_type0;
1726         }
1727
1728         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, hpp->cache_line_size);
1729         pci_write_config_byte(dev, PCI_LATENCY_TIMER, hpp->latency_timer);
1730         pci_read_config_word(dev, PCI_COMMAND, &pci_cmd);
1731         if (hpp->enable_serr)
1732                 pci_cmd |= PCI_COMMAND_SERR;
1733         if (hpp->enable_perr)
1734                 pci_cmd |= PCI_COMMAND_PARITY;
1735         pci_write_config_word(dev, PCI_COMMAND, pci_cmd);
1736
1737         /* Program bridge control value */
1738         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
1739                 pci_write_config_byte(dev, PCI_SEC_LATENCY_TIMER,
1740                                       hpp->latency_timer);
1741                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &pci_bctl);
1742                 if (hpp->enable_serr)
1743                         pci_bctl |= PCI_BRIDGE_CTL_SERR;
1744                 if (hpp->enable_perr)
1745                         pci_bctl |= PCI_BRIDGE_CTL_PARITY;
1746                 pci_write_config_word(dev, PCI_BRIDGE_CONTROL, pci_bctl);
1747         }
1748 }
1749
1750 static void program_hpp_type1(struct pci_dev *dev, struct hpp_type1 *hpp)
1751 {
1752         int pos;
1753
1754         if (!hpp)
1755                 return;
1756
1757         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1758         if (!pos)
1759                 return;
1760
1761         pci_warn(dev, "PCI-X settings not supported\n");
1762 }
1763
1764 static bool pcie_root_rcb_set(struct pci_dev *dev)
1765 {
1766         struct pci_dev *rp = pcie_find_root_port(dev);
1767         u16 lnkctl;
1768
1769         if (!rp)
1770                 return false;
1771
1772         pcie_capability_read_word(rp, PCI_EXP_LNKCTL, &lnkctl);
1773         if (lnkctl & PCI_EXP_LNKCTL_RCB)
1774                 return true;
1775
1776         return false;
1777 }
1778
1779 static void program_hpp_type2(struct pci_dev *dev, struct hpp_type2 *hpp)
1780 {
1781         int pos;
1782         u32 reg32;
1783
1784         if (!hpp)
1785                 return;
1786
1787         if (!pci_is_pcie(dev))
1788                 return;
1789
1790         if (hpp->revision > 1) {
1791                 pci_warn(dev, "PCIe settings rev %d not supported\n",
1792                          hpp->revision);
1793                 return;
1794         }
1795
1796         /*
1797          * Don't allow _HPX to change MPS or MRRS settings.  We manage
1798          * those to make sure they're consistent with the rest of the
1799          * platform.
1800          */
1801         hpp->pci_exp_devctl_and |= PCI_EXP_DEVCTL_PAYLOAD |
1802                                     PCI_EXP_DEVCTL_READRQ;
1803         hpp->pci_exp_devctl_or &= ~(PCI_EXP_DEVCTL_PAYLOAD |
1804                                     PCI_EXP_DEVCTL_READRQ);
1805
1806         /* Initialize Device Control Register */
1807         pcie_capability_clear_and_set_word(dev, PCI_EXP_DEVCTL,
1808                         ~hpp->pci_exp_devctl_and, hpp->pci_exp_devctl_or);
1809
1810         /* Initialize Link Control Register */
1811         if (pcie_cap_has_lnkctl(dev)) {
1812
1813                 /*
1814                  * If the Root Port supports Read Completion Boundary of
1815                  * 128, set RCB to 128.  Otherwise, clear it.
1816                  */
1817                 hpp->pci_exp_lnkctl_and |= PCI_EXP_LNKCTL_RCB;
1818                 hpp->pci_exp_lnkctl_or &= ~PCI_EXP_LNKCTL_RCB;
1819                 if (pcie_root_rcb_set(dev))
1820                         hpp->pci_exp_lnkctl_or |= PCI_EXP_LNKCTL_RCB;
1821
1822                 pcie_capability_clear_and_set_word(dev, PCI_EXP_LNKCTL,
1823                         ~hpp->pci_exp_lnkctl_and, hpp->pci_exp_lnkctl_or);
1824         }
1825
1826         /* Find Advanced Error Reporting Enhanced Capability */
1827         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
1828         if (!pos)
1829                 return;
1830
1831         /* Initialize Uncorrectable Error Mask Register */
1832         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, &reg32);
1833         reg32 = (reg32 & hpp->unc_err_mask_and) | hpp->unc_err_mask_or;
1834         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, reg32);
1835
1836         /* Initialize Uncorrectable Error Severity Register */
1837         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, &reg32);
1838         reg32 = (reg32 & hpp->unc_err_sever_and) | hpp->unc_err_sever_or;
1839         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, reg32);
1840
1841         /* Initialize Correctable Error Mask Register */
1842         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg32);
1843         reg32 = (reg32 & hpp->cor_err_mask_and) | hpp->cor_err_mask_or;
1844         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg32);
1845
1846         /* Initialize Advanced Error Capabilities and Control Register */
1847         pci_read_config_dword(dev, pos + PCI_ERR_CAP, &reg32);
1848         reg32 = (reg32 & hpp->adv_err_cap_and) | hpp->adv_err_cap_or;
1849
1850         /* Don't enable ECRC generation or checking if unsupported */
1851         if (!(reg32 & PCI_ERR_CAP_ECRC_GENC))
1852                 reg32 &= ~PCI_ERR_CAP_ECRC_GENE;
1853         if (!(reg32 & PCI_ERR_CAP_ECRC_CHKC))
1854                 reg32 &= ~PCI_ERR_CAP_ECRC_CHKE;
1855         pci_write_config_dword(dev, pos + PCI_ERR_CAP, reg32);
1856
1857         /*
1858          * FIXME: The following two registers are not supported yet.
1859          *
1860          *   o Secondary Uncorrectable Error Severity Register
1861          *   o Secondary Uncorrectable Error Mask Register
1862          */
1863 }
1864
1865 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
1866 {
1867         struct pci_host_bridge *host;
1868         u32 cap;
1869         u16 ctl;
1870         int ret;
1871
1872         if (!pci_is_pcie(dev))
1873                 return 0;
1874
1875         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
1876         if (ret)
1877                 return 0;
1878
1879         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
1880                 return 0;
1881
1882         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
1883         if (ret)
1884                 return 0;
1885
1886         host = pci_find_host_bridge(dev->bus);
1887         if (!host)
1888                 return 0;
1889
1890         /*
1891          * If some device in the hierarchy doesn't handle Extended Tags
1892          * correctly, make sure they're disabled.
1893          */
1894         if (host->no_ext_tags) {
1895                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
1896                         pci_info(dev, "disabling Extended Tags\n");
1897                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
1898                                                    PCI_EXP_DEVCTL_EXT_TAG);
1899                 }
1900                 return 0;
1901         }
1902
1903         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
1904                 pci_info(dev, "enabling Extended Tags\n");
1905                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
1906                                          PCI_EXP_DEVCTL_EXT_TAG);
1907         }
1908         return 0;
1909 }
1910
1911 /**
1912  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
1913  * @dev: PCI device to query
1914  *
1915  * Returns true if the device has enabled relaxed ordering attribute.
1916  */
1917 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
1918 {
1919         u16 v;
1920
1921         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
1922
1923         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
1924 }
1925 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
1926
1927 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
1928 {
1929         struct pci_dev *root;
1930
1931         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
1932         if (dev->is_virtfn)
1933                 return;
1934
1935         if (!pcie_relaxed_ordering_enabled(dev))
1936                 return;
1937
1938         /*
1939          * For now, we only deal with Relaxed Ordering issues with Root
1940          * Ports. Peer-to-Peer DMA is another can of worms.
1941          */
1942         root = pci_find_pcie_root_port(dev);
1943         if (!root)
1944                 return;
1945
1946         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
1947                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
1948                                            PCI_EXP_DEVCTL_RELAX_EN);
1949                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
1950         }
1951 }
1952
1953 static void pci_configure_ltr(struct pci_dev *dev)
1954 {
1955 #ifdef CONFIG_PCIEASPM
1956         u32 cap;
1957         struct pci_dev *bridge;
1958
1959         if (!pci_is_pcie(dev))
1960                 return;
1961
1962         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
1963         if (!(cap & PCI_EXP_DEVCAP2_LTR))
1964                 return;
1965
1966         /*
1967          * Software must not enable LTR in an Endpoint unless the Root
1968          * Complex and all intermediate Switches indicate support for LTR.
1969          * PCIe r3.1, sec 6.18.
1970          */
1971         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT)
1972                 dev->ltr_path = 1;
1973         else {
1974                 bridge = pci_upstream_bridge(dev);
1975                 if (bridge && bridge->ltr_path)
1976                         dev->ltr_path = 1;
1977         }
1978
1979         if (dev->ltr_path)
1980                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
1981                                          PCI_EXP_DEVCTL2_LTR_EN);
1982 #endif
1983 }
1984
1985 static void pci_configure_device(struct pci_dev *dev)
1986 {
1987         struct hotplug_params hpp;
1988         int ret;
1989
1990         pci_configure_mps(dev);
1991         pci_configure_extended_tags(dev, NULL);
1992         pci_configure_relaxed_ordering(dev);
1993         pci_configure_ltr(dev);
1994
1995         memset(&hpp, 0, sizeof(hpp));
1996         ret = pci_get_hp_params(dev, &hpp);
1997         if (ret)
1998                 return;
1999
2000         program_hpp_type2(dev, hpp.t2);
2001         program_hpp_type1(dev, hpp.t1);
2002         program_hpp_type0(dev, hpp.t0);
2003 }
2004
2005 static void pci_release_capabilities(struct pci_dev *dev)
2006 {
2007         pci_vpd_release(dev);
2008         pci_iov_release(dev);
2009         pci_free_cap_save_buffers(dev);
2010 }
2011
2012 /**
2013  * pci_release_dev - Free a PCI device structure when all users of it are
2014  *                   finished
2015  * @dev: device that's been disconnected
2016  *
2017  * Will be called only by the device core when all users of this PCI device are
2018  * done.
2019  */
2020 static void pci_release_dev(struct device *dev)
2021 {
2022         struct pci_dev *pci_dev;
2023
2024         pci_dev = to_pci_dev(dev);
2025         pci_release_capabilities(pci_dev);
2026         pci_release_of_node(pci_dev);
2027         pcibios_release_device(pci_dev);
2028         pci_bus_put(pci_dev->bus);
2029         kfree(pci_dev->driver_override);
2030         kfree(pci_dev->dma_alias_mask);
2031         kfree(pci_dev);
2032 }
2033
2034 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2035 {
2036         struct pci_dev *dev;
2037
2038         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2039         if (!dev)
2040                 return NULL;
2041
2042         INIT_LIST_HEAD(&dev->bus_list);
2043         dev->dev.type = &pci_dev_type;
2044         dev->bus = pci_bus_get(bus);
2045
2046         return dev;
2047 }
2048 EXPORT_SYMBOL(pci_alloc_dev);
2049
2050 static bool pci_bus_crs_vendor_id(u32 l)
2051 {
2052         return (l & 0xffff) == 0x0001;
2053 }
2054
2055 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2056                              int timeout)
2057 {
2058         int delay = 1;
2059
2060         if (!pci_bus_crs_vendor_id(*l))
2061                 return true;    /* not a CRS completion */
2062
2063         if (!timeout)
2064                 return false;   /* CRS, but caller doesn't want to wait */
2065
2066         /*
2067          * We got the reserved Vendor ID that indicates a completion with
2068          * Configuration Request Retry Status (CRS).  Retry until we get a
2069          * valid Vendor ID or we time out.
2070          */
2071         while (pci_bus_crs_vendor_id(*l)) {
2072                 if (delay > timeout) {
2073                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2074                                 pci_domain_nr(bus), bus->number,
2075                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2076
2077                         return false;
2078                 }
2079                 if (delay >= 1000)
2080                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2081                                 pci_domain_nr(bus), bus->number,
2082                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2083
2084                 msleep(delay);
2085                 delay *= 2;
2086
2087                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2088                         return false;
2089         }
2090
2091         if (delay >= 1000)
2092                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2093                         pci_domain_nr(bus), bus->number,
2094                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2095
2096         return true;
2097 }
2098
2099 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2100                                 int timeout)
2101 {
2102         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2103                 return false;
2104
2105         /* Some broken boards return 0 or ~0 if a slot is empty: */
2106         if (*l == 0xffffffff || *l == 0x00000000 ||
2107             *l == 0x0000ffff || *l == 0xffff0000)
2108                 return false;
2109
2110         if (pci_bus_crs_vendor_id(*l))
2111                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2112
2113         return true;
2114 }
2115 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2116
2117 /*
2118  * Read the config data for a PCI device, sanity-check it,
2119  * and fill in the dev structure.
2120  */
2121 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2122 {
2123         struct pci_dev *dev;
2124         u32 l;
2125
2126         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2127                 return NULL;
2128
2129         dev = pci_alloc_dev(bus);
2130         if (!dev)
2131                 return NULL;
2132
2133         dev->devfn = devfn;
2134         dev->vendor = l & 0xffff;
2135         dev->device = (l >> 16) & 0xffff;
2136
2137         pci_set_of_node(dev);
2138
2139         if (pci_setup_device(dev)) {
2140                 pci_bus_put(dev->bus);
2141                 kfree(dev);
2142                 return NULL;
2143         }
2144
2145         return dev;
2146 }
2147
2148 static void pci_init_capabilities(struct pci_dev *dev)
2149 {
2150         /* Enhanced Allocation */
2151         pci_ea_init(dev);
2152
2153         /* Setup MSI caps & disable MSI/MSI-X interrupts */
2154         pci_msi_setup_pci_dev(dev);
2155
2156         /* Buffers for saving PCIe and PCI-X capabilities */
2157         pci_allocate_cap_save_buffers(dev);
2158
2159         /* Power Management */
2160         pci_pm_init(dev);
2161
2162         /* Vital Product Data */
2163         pci_vpd_init(dev);
2164
2165         /* Alternative Routing-ID Forwarding */
2166         pci_configure_ari(dev);
2167
2168         /* Single Root I/O Virtualization */
2169         pci_iov_init(dev);
2170
2171         /* Address Translation Services */
2172         pci_ats_init(dev);
2173
2174         /* Enable ACS P2P upstream forwarding */
2175         pci_enable_acs(dev);
2176
2177         /* Precision Time Measurement */
2178         pci_ptm_init(dev);
2179
2180         /* Advanced Error Reporting */
2181         pci_aer_init(dev);
2182
2183         if (pci_probe_reset_function(dev) == 0)
2184                 dev->reset_fn = 1;
2185 }
2186
2187 /*
2188  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2189  * devices. Firmware interfaces that can select the MSI domain on a
2190  * per-device basis should be called from here.
2191  */
2192 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2193 {
2194         struct irq_domain *d;
2195
2196         /*
2197          * If a domain has been set through the pcibios_add_device()
2198          * callback, then this is the one (platform code knows best).
2199          */
2200         d = dev_get_msi_domain(&dev->dev);
2201         if (d)
2202                 return d;
2203
2204         /*
2205          * Let's see if we have a firmware interface able to provide
2206          * the domain.
2207          */
2208         d = pci_msi_get_device_domain(dev);
2209         if (d)
2210                 return d;
2211
2212         return NULL;
2213 }
2214
2215 static void pci_set_msi_domain(struct pci_dev *dev)
2216 {
2217         struct irq_domain *d;
2218
2219         /*
2220          * If the platform or firmware interfaces cannot supply a
2221          * device-specific MSI domain, then inherit the default domain
2222          * from the host bridge itself.
2223          */
2224         d = pci_dev_msi_domain(dev);
2225         if (!d)
2226                 d = dev_get_msi_domain(&dev->bus->dev);
2227
2228         dev_set_msi_domain(&dev->dev, d);
2229 }
2230
2231 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2232 {
2233         int ret;
2234
2235         pci_configure_device(dev);
2236
2237         device_initialize(&dev->dev);
2238         dev->dev.release = pci_release_dev;
2239
2240         set_dev_node(&dev->dev, pcibus_to_node(bus));
2241         dev->dev.dma_mask = &dev->dma_mask;
2242         dev->dev.dma_parms = &dev->dma_parms;
2243         dev->dev.coherent_dma_mask = 0xffffffffull;
2244
2245         pci_set_dma_max_seg_size(dev, 65536);
2246         pci_set_dma_seg_boundary(dev, 0xffffffff);
2247
2248         /* Fix up broken headers */
2249         pci_fixup_device(pci_fixup_header, dev);
2250
2251         /* Moved out from quirk header fixup code */
2252         pci_reassigndev_resource_alignment(dev);
2253
2254         /* Clear the state_saved flag */
2255         dev->state_saved = false;
2256
2257         /* Initialize various capabilities */
2258         pci_init_capabilities(dev);
2259
2260         /*
2261          * Add the device to our list of discovered devices
2262          * and the bus list for fixup functions, etc.
2263          */
2264         down_write(&pci_bus_sem);
2265         list_add_tail(&dev->bus_list, &bus->devices);
2266         up_write(&pci_bus_sem);
2267
2268         ret = pcibios_add_device(dev);
2269         WARN_ON(ret < 0);
2270
2271         /* Set up MSI IRQ domain */
2272         pci_set_msi_domain(dev);
2273
2274         /* Notifier could use PCI capabilities */
2275         dev->match_driver = false;
2276         ret = device_add(&dev->dev);
2277         WARN_ON(ret < 0);
2278 }
2279
2280 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2281 {
2282         struct pci_dev *dev;
2283
2284         dev = pci_get_slot(bus, devfn);
2285         if (dev) {
2286                 pci_dev_put(dev);
2287                 return dev;
2288         }
2289
2290         dev = pci_scan_device(bus, devfn);
2291         if (!dev)
2292                 return NULL;
2293
2294         pci_device_add(dev, bus);
2295
2296         return dev;
2297 }
2298 EXPORT_SYMBOL(pci_scan_single_device);
2299
2300 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2301 {
2302         int pos;
2303         u16 cap = 0;
2304         unsigned next_fn;
2305
2306         if (pci_ari_enabled(bus)) {
2307                 if (!dev)
2308                         return 0;
2309                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2310                 if (!pos)
2311                         return 0;
2312
2313                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2314                 next_fn = PCI_ARI_CAP_NFN(cap);
2315                 if (next_fn <= fn)
2316                         return 0;       /* protect against malformed list */
2317
2318                 return next_fn;
2319         }
2320
2321         /* dev may be NULL for non-contiguous multifunction devices */
2322         if (!dev || dev->multifunction)
2323                 return (fn + 1) % 8;
2324
2325         return 0;
2326 }
2327
2328 static int only_one_child(struct pci_bus *bus)
2329 {
2330         struct pci_dev *bridge = bus->self;
2331
2332         /*
2333          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2334          * we scan for all possible devices, not just Device 0.
2335          */
2336         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2337                 return 0;
2338
2339         /*
2340          * A PCIe Downstream Port normally leads to a Link with only Device
2341          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2342          * only for Device 0 in that situation.
2343          *
2344          * Checking has_secondary_link is a hack to identify Downstream
2345          * Ports because sometimes Switches are configured such that the
2346          * PCIe Port Type labels are backwards.
2347          */
2348         if (bridge && pci_is_pcie(bridge) && bridge->has_secondary_link)
2349                 return 1;
2350
2351         return 0;
2352 }
2353
2354 /**
2355  * pci_scan_slot - Scan a PCI slot on a bus for devices
2356  * @bus: PCI bus to scan
2357  * @devfn: slot number to scan (must have zero function)
2358  *
2359  * Scan a PCI slot on the specified PCI bus for devices, adding
2360  * discovered devices to the @bus->devices list.  New devices
2361  * will not have is_added set.
2362  *
2363  * Returns the number of new devices found.
2364  */
2365 int pci_scan_slot(struct pci_bus *bus, int devfn)
2366 {
2367         unsigned fn, nr = 0;
2368         struct pci_dev *dev;
2369
2370         if (only_one_child(bus) && (devfn > 0))
2371                 return 0; /* Already scanned the entire slot */
2372
2373         dev = pci_scan_single_device(bus, devfn);
2374         if (!dev)
2375                 return 0;
2376         if (!dev->is_added)
2377                 nr++;
2378
2379         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2380                 dev = pci_scan_single_device(bus, devfn + fn);
2381                 if (dev) {
2382                         if (!dev->is_added)
2383                                 nr++;
2384                         dev->multifunction = 1;
2385                 }
2386         }
2387
2388         /* Only one slot has PCIe device */
2389         if (bus->self && nr)
2390                 pcie_aspm_init_link_state(bus->self);
2391
2392         return nr;
2393 }
2394 EXPORT_SYMBOL(pci_scan_slot);
2395
2396 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2397 {
2398         u8 *smpss = data;
2399
2400         if (!pci_is_pcie(dev))
2401                 return 0;
2402
2403         /*
2404          * We don't have a way to change MPS settings on devices that have
2405          * drivers attached.  A hot-added device might support only the minimum
2406          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2407          * where devices may be hot-added, we limit the fabric MPS to 128 so
2408          * hot-added devices will work correctly.
2409          *
2410          * However, if we hot-add a device to a slot directly below a Root
2411          * Port, it's impossible for there to be other existing devices below
2412          * the port.  We don't limit the MPS in this case because we can
2413          * reconfigure MPS on both the Root Port and the hot-added device,
2414          * and there are no other devices involved.
2415          *
2416          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2417          */
2418         if (dev->is_hotplug_bridge &&
2419             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2420                 *smpss = 0;
2421
2422         if (*smpss > dev->pcie_mpss)
2423                 *smpss = dev->pcie_mpss;
2424
2425         return 0;
2426 }
2427
2428 static void pcie_write_mps(struct pci_dev *dev, int mps)
2429 {
2430         int rc;
2431
2432         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2433                 mps = 128 << dev->pcie_mpss;
2434
2435                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2436                     dev->bus->self)
2437
2438                         /*
2439                          * For "Performance", the assumption is made that
2440                          * downstream communication will never be larger than
2441                          * the MRRS.  So, the MPS only needs to be configured
2442                          * for the upstream communication.  This being the case,
2443                          * walk from the top down and set the MPS of the child
2444                          * to that of the parent bus.
2445                          *
2446                          * Configure the device MPS with the smaller of the
2447                          * device MPSS or the bridge MPS (which is assumed to be
2448                          * properly configured at this point to the largest
2449                          * allowable MPS based on its parent bus).
2450                          */
2451                         mps = min(mps, pcie_get_mps(dev->bus->self));
2452         }
2453
2454         rc = pcie_set_mps(dev, mps);
2455         if (rc)
2456                 pci_err(dev, "Failed attempting to set the MPS\n");
2457 }
2458
2459 static void pcie_write_mrrs(struct pci_dev *dev)
2460 {
2461         int rc, mrrs;
2462
2463         /*
2464          * In the "safe" case, do not configure the MRRS.  There appear to be
2465          * issues with setting MRRS to 0 on a number of devices.
2466          */
2467         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2468                 return;
2469
2470         /*
2471          * For max performance, the MRRS must be set to the largest supported
2472          * value.  However, it cannot be configured larger than the MPS the
2473          * device or the bus can support.  This should already be properly
2474          * configured by a prior call to pcie_write_mps().
2475          */
2476         mrrs = pcie_get_mps(dev);
2477
2478         /*
2479          * MRRS is a R/W register.  Invalid values can be written, but a
2480          * subsequent read will verify if the value is acceptable or not.
2481          * If the MRRS value provided is not acceptable (e.g., too large),
2482          * shrink the value until it is acceptable to the HW.
2483          */
2484         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2485                 rc = pcie_set_readrq(dev, mrrs);
2486                 if (!rc)
2487                         break;
2488
2489                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2490                 mrrs /= 2;
2491         }
2492
2493         if (mrrs < 128)
2494                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2495 }
2496
2497 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2498 {
2499         int mps, orig_mps;
2500
2501         if (!pci_is_pcie(dev))
2502                 return 0;
2503
2504         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2505             pcie_bus_config == PCIE_BUS_DEFAULT)
2506                 return 0;
2507
2508         mps = 128 << *(u8 *)data;
2509         orig_mps = pcie_get_mps(dev);
2510
2511         pcie_write_mps(dev, mps);
2512         pcie_write_mrrs(dev);
2513
2514         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2515                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2516                  orig_mps, pcie_get_readrq(dev));
2517
2518         return 0;
2519 }
2520
2521 /*
2522  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2523  * parents then children fashion.  If this changes, then this code will not
2524  * work as designed.
2525  */
2526 void pcie_bus_configure_settings(struct pci_bus *bus)
2527 {
2528         u8 smpss = 0;
2529
2530         if (!bus->self)
2531                 return;
2532
2533         if (!pci_is_pcie(bus->self))
2534                 return;
2535
2536         /*
2537          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2538          * to be aware of the MPS of the destination.  To work around this,
2539          * simply force the MPS of the entire system to the smallest possible.
2540          */
2541         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2542                 smpss = 0;
2543
2544         if (pcie_bus_config == PCIE_BUS_SAFE) {
2545                 smpss = bus->self->pcie_mpss;
2546
2547                 pcie_find_smpss(bus->self, &smpss);
2548                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2549         }
2550
2551         pcie_bus_configure_set(bus->self, &smpss);
2552         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2553 }
2554 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2555
2556 /*
2557  * Called after each bus is probed, but before its children are examined.  This
2558  * is marked as __weak because multiple architectures define it.
2559  */
2560 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2561 {
2562        /* nothing to do, expected to be removed in the future */
2563 }
2564
2565 /**
2566  * pci_scan_child_bus_extend() - Scan devices below a bus
2567  * @bus: Bus to scan for devices
2568  * @available_buses: Total number of buses available (%0 does not try to
2569  *                   extend beyond the minimal)
2570  *
2571  * Scans devices below @bus including subordinate buses. Returns new
2572  * subordinate number including all the found devices. Passing
2573  * @available_buses causes the remaining bus space to be distributed
2574  * equally between hotplug-capable bridges to allow future extension of the
2575  * hierarchy.
2576  */
2577 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2578                                               unsigned int available_buses)
2579 {
2580         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2581         unsigned int start = bus->busn_res.start;
2582         unsigned int devfn, cmax, max = start;
2583         struct pci_dev *dev;
2584
2585         dev_dbg(&bus->dev, "scanning bus\n");
2586
2587         /* Go find them, Rover! */
2588         for (devfn = 0; devfn < 0x100; devfn += 8)
2589                 pci_scan_slot(bus, devfn);
2590
2591         /* Reserve buses for SR-IOV capability */
2592         used_buses = pci_iov_bus_range(bus);
2593         max += used_buses;
2594
2595         /*
2596          * After performing arch-dependent fixup of the bus, look behind
2597          * all PCI-to-PCI bridges on this bus.
2598          */
2599         if (!bus->is_added) {
2600                 dev_dbg(&bus->dev, "fixups for bus\n");
2601                 pcibios_fixup_bus(bus);
2602                 bus->is_added = 1;
2603         }
2604
2605         /*
2606          * Calculate how many hotplug bridges and normal bridges there
2607          * are on this bus. We will distribute the additional available
2608          * buses between hotplug bridges.
2609          */
2610         for_each_pci_bridge(dev, bus) {
2611                 if (dev->is_hotplug_bridge)
2612                         hotplug_bridges++;
2613                 else
2614                         normal_bridges++;
2615         }
2616
2617         /*
2618          * Scan bridges that are already configured. We don't touch them
2619          * unless they are misconfigured (which will be done in the second
2620          * scan below).
2621          */
2622         for_each_pci_bridge(dev, bus) {
2623                 cmax = max;
2624                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2625                 used_buses += cmax - max;
2626         }
2627
2628         /* Scan bridges that need to be reconfigured */
2629         for_each_pci_bridge(dev, bus) {
2630                 unsigned int buses = 0;
2631
2632                 if (!hotplug_bridges && normal_bridges == 1) {
2633
2634                         /*
2635                          * There is only one bridge on the bus (upstream
2636                          * port) so it gets all available buses which it
2637                          * can then distribute to the possible hotplug
2638                          * bridges below.
2639                          */
2640                         buses = available_buses;
2641                 } else if (dev->is_hotplug_bridge) {
2642
2643                         /*
2644                          * Distribute the extra buses between hotplug
2645                          * bridges if any.
2646                          */
2647                         buses = available_buses / hotplug_bridges;
2648                         buses = min(buses, available_buses - used_buses);
2649                 }
2650
2651                 cmax = max;
2652                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2653                 used_buses += max - cmax;
2654         }
2655
2656         /*
2657          * Make sure a hotplug bridge has at least the minimum requested
2658          * number of buses but allow it to grow up to the maximum available
2659          * bus number of there is room.
2660          */
2661         if (bus->self && bus->self->is_hotplug_bridge) {
2662                 used_buses = max_t(unsigned int, available_buses,
2663                                    pci_hotplug_bus_size - 1);
2664                 if (max - start < used_buses) {
2665                         max = start + used_buses;
2666
2667                         /* Do not allocate more buses than we have room left */
2668                         if (max > bus->busn_res.end)
2669                                 max = bus->busn_res.end;
2670
2671                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2672                                 &bus->busn_res, max - start);
2673                 }
2674         }
2675
2676         /*
2677          * We've scanned the bus and so we know all about what's on
2678          * the other side of any bridges that may be on this bus plus
2679          * any devices.
2680          *
2681          * Return how far we've got finding sub-buses.
2682          */
2683         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2684         return max;
2685 }
2686
2687 /**
2688  * pci_scan_child_bus() - Scan devices below a bus
2689  * @bus: Bus to scan for devices
2690  *
2691  * Scans devices below @bus including subordinate buses. Returns new
2692  * subordinate number including all the found devices.
2693  */
2694 unsigned int pci_scan_child_bus(struct pci_bus *bus)
2695 {
2696         return pci_scan_child_bus_extend(bus, 0);
2697 }
2698 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
2699
2700 /**
2701  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
2702  * @bridge: Host bridge to set up
2703  *
2704  * Default empty implementation.  Replace with an architecture-specific setup
2705  * routine, if necessary.
2706  */
2707 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
2708 {
2709         return 0;
2710 }
2711
2712 void __weak pcibios_add_bus(struct pci_bus *bus)
2713 {
2714 }
2715
2716 void __weak pcibios_remove_bus(struct pci_bus *bus)
2717 {
2718 }
2719
2720 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
2721                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2722 {
2723         int error;
2724         struct pci_host_bridge *bridge;
2725
2726         bridge = pci_alloc_host_bridge(0);
2727         if (!bridge)
2728                 return NULL;
2729
2730         bridge->dev.parent = parent;
2731
2732         list_splice_init(resources, &bridge->windows);
2733         bridge->sysdata = sysdata;
2734         bridge->busnr = bus;
2735         bridge->ops = ops;
2736
2737         error = pci_register_host_bridge(bridge);
2738         if (error < 0)
2739                 goto err_out;
2740
2741         return bridge->bus;
2742
2743 err_out:
2744         kfree(bridge);
2745         return NULL;
2746 }
2747 EXPORT_SYMBOL_GPL(pci_create_root_bus);
2748
2749 int pci_host_probe(struct pci_host_bridge *bridge)
2750 {
2751         struct pci_bus *bus, *child;
2752         int ret;
2753
2754         ret = pci_scan_root_bus_bridge(bridge);
2755         if (ret < 0) {
2756                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
2757                 return ret;
2758         }
2759
2760         bus = bridge->bus;
2761
2762         /*
2763          * We insert PCI resources into the iomem_resource and
2764          * ioport_resource trees in either pci_bus_claim_resources()
2765          * or pci_bus_assign_resources().
2766          */
2767         if (pci_has_flag(PCI_PROBE_ONLY)) {
2768                 pci_bus_claim_resources(bus);
2769         } else {
2770                 pci_bus_size_bridges(bus);
2771                 pci_bus_assign_resources(bus);
2772
2773                 list_for_each_entry(child, &bus->children, node)
2774                         pcie_bus_configure_settings(child);
2775         }
2776
2777         pci_bus_add_devices(bus);
2778         return 0;
2779 }
2780 EXPORT_SYMBOL_GPL(pci_host_probe);
2781
2782 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
2783 {
2784         struct resource *res = &b->busn_res;
2785         struct resource *parent_res, *conflict;
2786
2787         res->start = bus;
2788         res->end = bus_max;
2789         res->flags = IORESOURCE_BUS;
2790
2791         if (!pci_is_root_bus(b))
2792                 parent_res = &b->parent->busn_res;
2793         else {
2794                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
2795                 res->flags |= IORESOURCE_PCI_FIXED;
2796         }
2797
2798         conflict = request_resource_conflict(parent_res, res);
2799
2800         if (conflict)
2801                 dev_printk(KERN_DEBUG, &b->dev,
2802                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
2803                             res, pci_is_root_bus(b) ? "domain " : "",
2804                             parent_res, conflict->name, conflict);
2805
2806         return conflict == NULL;
2807 }
2808
2809 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
2810 {
2811         struct resource *res = &b->busn_res;
2812         struct resource old_res = *res;
2813         resource_size_t size;
2814         int ret;
2815
2816         if (res->start > bus_max)
2817                 return -EINVAL;
2818
2819         size = bus_max - res->start + 1;
2820         ret = adjust_resource(res, res->start, size);
2821         dev_printk(KERN_DEBUG, &b->dev,
2822                         "busn_res: %pR end %s updated to %02x\n",
2823                         &old_res, ret ? "can not be" : "is", bus_max);
2824
2825         if (!ret && !res->parent)
2826                 pci_bus_insert_busn_res(b, res->start, res->end);
2827
2828         return ret;
2829 }
2830
2831 void pci_bus_release_busn_res(struct pci_bus *b)
2832 {
2833         struct resource *res = &b->busn_res;
2834         int ret;
2835
2836         if (!res->flags || !res->parent)
2837                 return;
2838
2839         ret = release_resource(res);
2840         dev_printk(KERN_DEBUG, &b->dev,
2841                         "busn_res: %pR %s released\n",
2842                         res, ret ? "can not be" : "is");
2843 }
2844
2845 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
2846 {
2847         struct resource_entry *window;
2848         bool found = false;
2849         struct pci_bus *b;
2850         int max, bus, ret;
2851
2852         if (!bridge)
2853                 return -EINVAL;
2854
2855         resource_list_for_each_entry(window, &bridge->windows)
2856                 if (window->res->flags & IORESOURCE_BUS) {
2857                         found = true;
2858                         break;
2859                 }
2860
2861         ret = pci_register_host_bridge(bridge);
2862         if (ret < 0)
2863                 return ret;
2864
2865         b = bridge->bus;
2866         bus = bridge->busnr;
2867
2868         if (!found) {
2869                 dev_info(&b->dev,
2870                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
2871                         bus);
2872                 pci_bus_insert_busn_res(b, bus, 255);
2873         }
2874
2875         max = pci_scan_child_bus(b);
2876
2877         if (!found)
2878                 pci_bus_update_busn_res_end(b, max);
2879
2880         return 0;
2881 }
2882 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
2883
2884 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
2885                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2886 {
2887         struct resource_entry *window;
2888         bool found = false;
2889         struct pci_bus *b;
2890         int max;
2891
2892         resource_list_for_each_entry(window, resources)
2893                 if (window->res->flags & IORESOURCE_BUS) {
2894                         found = true;
2895                         break;
2896                 }
2897
2898         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
2899         if (!b)
2900                 return NULL;
2901
2902         if (!found) {
2903                 dev_info(&b->dev,
2904                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
2905                         bus);
2906                 pci_bus_insert_busn_res(b, bus, 255);
2907         }
2908
2909         max = pci_scan_child_bus(b);
2910
2911         if (!found)
2912                 pci_bus_update_busn_res_end(b, max);
2913
2914         return b;
2915 }
2916 EXPORT_SYMBOL(pci_scan_root_bus);
2917
2918 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
2919                                         void *sysdata)
2920 {
2921         LIST_HEAD(resources);
2922         struct pci_bus *b;
2923
2924         pci_add_resource(&resources, &ioport_resource);
2925         pci_add_resource(&resources, &iomem_resource);
2926         pci_add_resource(&resources, &busn_resource);
2927         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
2928         if (b) {
2929                 pci_scan_child_bus(b);
2930         } else {
2931                 pci_free_resource_list(&resources);
2932         }
2933         return b;
2934 }
2935 EXPORT_SYMBOL(pci_scan_bus);
2936
2937 /**
2938  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
2939  * @bridge: PCI bridge for the bus to scan
2940  *
2941  * Scan a PCI bus and child buses for new devices, add them,
2942  * and enable them, resizing bridge mmio/io resource if necessary
2943  * and possible.  The caller must ensure the child devices are already
2944  * removed for resizing to occur.
2945  *
2946  * Returns the max number of subordinate bus discovered.
2947  */
2948 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
2949 {
2950         unsigned int max;
2951         struct pci_bus *bus = bridge->subordinate;
2952
2953         max = pci_scan_child_bus(bus);
2954
2955         pci_assign_unassigned_bridge_resources(bridge);
2956
2957         pci_bus_add_devices(bus);
2958
2959         return max;
2960 }
2961
2962 /**
2963  * pci_rescan_bus - Scan a PCI bus for devices
2964  * @bus: PCI bus to scan
2965  *
2966  * Scan a PCI bus and child buses for new devices, add them,
2967  * and enable them.
2968  *
2969  * Returns the max number of subordinate bus discovered.
2970  */
2971 unsigned int pci_rescan_bus(struct pci_bus *bus)
2972 {
2973         unsigned int max;
2974
2975         max = pci_scan_child_bus(bus);
2976         pci_assign_unassigned_bus_resources(bus);
2977         pci_bus_add_devices(bus);
2978
2979         return max;
2980 }
2981 EXPORT_SYMBOL_GPL(pci_rescan_bus);
2982
2983 /*
2984  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
2985  * routines should always be executed under this mutex.
2986  */
2987 static DEFINE_MUTEX(pci_rescan_remove_lock);
2988
2989 void pci_lock_rescan_remove(void)
2990 {
2991         mutex_lock(&pci_rescan_remove_lock);
2992 }
2993 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
2994
2995 void pci_unlock_rescan_remove(void)
2996 {
2997         mutex_unlock(&pci_rescan_remove_lock);
2998 }
2999 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3000
3001 static int __init pci_sort_bf_cmp(const struct device *d_a,
3002                                   const struct device *d_b)
3003 {
3004         const struct pci_dev *a = to_pci_dev(d_a);
3005         const struct pci_dev *b = to_pci_dev(d_b);
3006
3007         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3008         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3009
3010         if      (a->bus->number < b->bus->number) return -1;
3011         else if (a->bus->number > b->bus->number) return  1;
3012
3013         if      (a->devfn < b->devfn) return -1;
3014         else if (a->devfn > b->devfn) return  1;
3015
3016         return 0;
3017 }
3018
3019 void __init pci_sort_breadthfirst(void)
3020 {
3021         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3022 }
3023
3024 int pci_hp_add_bridge(struct pci_dev *dev)
3025 {
3026         struct pci_bus *parent = dev->bus;
3027         int busnr, start = parent->busn_res.start;
3028         unsigned int available_buses = 0;
3029         int end = parent->busn_res.end;
3030
3031         for (busnr = start; busnr <= end; busnr++) {
3032                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3033                         break;
3034         }
3035         if (busnr-- > end) {
3036                 pci_err(dev, "No bus number available for hot-added bridge\n");
3037                 return -1;
3038         }
3039
3040         /* Scan bridges that are already configured */
3041         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3042
3043         /*
3044          * Distribute the available bus numbers between hotplug-capable
3045          * bridges to make extending the chain later possible.
3046          */
3047         available_buses = end - busnr;
3048
3049         /* Scan bridges that need to be reconfigured */
3050         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3051
3052         if (!dev->subordinate)
3053                 return -1;
3054
3055         return 0;
3056 }
3057 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);